ZHCY186A January   2023  – March 2024

 

  1.   1
  2.   内容概览
  3.   引言
  4.   以太网
  5.   FPD-Link 技术
  6.   CAN 总线
  7.   PCIe 技术
  8.   结论
  9.   参考文献

PCIe 技术

PCIe 是双向高速串行总线的通信标准,满足高带宽、超低延迟性能要求。PCIe 在工业应用中更为常用,随着制造商开始重新思考数据主干架构,从而支持高带宽和低延迟系统处理需要实时处理的传感器数据和用户信息呈指数级增长的情况,PCIe 现已在汽车应用中兴起。

为了解决这一难题,集中式计算节点支持多种不同类型的域(ADAS、信息娱乐、动力总成)。这种集中式计算盒通常包含许多支持汽车不同功能的模块,使汽车制造商可以灵活地上下扩展和定制汽车功能,而无需重新设计整个域控制器。由于 PCIe 支持一个根复合体或中央处理单元 (CPU) 连接到多个端点或接收器,因此采用 PCIe 进行集中式模块化设计可显著降低汽车所需的整体 ECU 和电缆数量。

当汽车行业开始在整个数据主干中要求协处理和冗余时,PCIe 变得越来越有吸引力,因为许多 CPU 内置有原生 PCIe 接口,并且不需要在背板上进行额外的接口转换。PCIe 有一个拥有开放软件资源的巨大生态系统,并且凭借可扩展性非常强的带宽,它的带宽连续一代增加了一倍。因此,PCIe 协议可能会跟上汽车数据处理指数增长所需的带宽。

在设计高速数据信号路径时,信号衰减会成为一项巨大的挑战。可能需要转接驱动器或重定时器等信号调节器来恢复和补偿印刷电路板材料、过孔、连接器或电缆上的插入损耗和噪声。长期以来,转接驱动器和重定时器在 PCIe 生态系统中一直可靠,可提高通过 PCIe 协议传输数据时的整体信号完整性。表 2 列出了转接驱动器和重定时器之间的差异。观看视频解决 PCIe 信号完整性难题,详细了解构成 PCIe 信号路径的元件。

表 2 PCIe 转接驱动器和重定时器的比较。
PCIe 线性转接驱动器 PCIe 重定时器
低功耗(无需散热器) 高功耗(大部分情况需要散热器)
超低延迟 (100ps) 中等延迟(≤ 64ns,基于 PCIe 4.0 规范要求)
不参与链路训练,但对根复合体 (CPU) 和端点 (EP) 之间的协商透明(与协议无关) 通过根复合体 (CPU) 和端点 (EP) 全面参与链路训练(与协议无关)
不需要 100MHz 参考时钟 需要 100MHz 参考时钟
有助于降低插入损耗 有助于降低插入损耗、抖动、串扰、反射和通道间偏斜
使用的典型均衡电路为 CTLE 使用的典型均衡电路为 CTLE、DFE 和发送器 FIR
解决方案总成本约为 1X 解决方案总成本约为 1.3-1.5 倍