ZHCSZE7 December   2025 CC3501E

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  电气特性
    5. 6.5  热阻特性
    6. 6.6  WLAN 性能：2.4GHz 接收器特性
    7. 6.7  WLAN 性能：2.4GHz 发送器功率
    8. 6.8  蓝牙低耗能性能：接收器特性
    9. 6.9  低功耗蓝牙性能 - 发送器特性
    10. 6.10 电流消耗 - 2.4GHz WLAN 静态模式 
    11. 6.11 电流消耗 - 低功耗蓝牙静态模式 
    12. 6.12 电流消耗 - MCU 静态模式
    13. 6.13 时序和开关特性
      1. 6.13.1 时钟规范
        1. 6.13.1.1 采用外部晶体 (XTAL) 的快速时钟
          1. 6.13.1.1.1 外部快速时钟 XTAL 规格
        2. 6.13.1.2 采用内部振荡器的慢速时钟
        3. 6.13.1.3 采用外部振荡器的慢速时钟
          1. 6.13.1.3.1 外部慢速时钟振荡器规格
        4. 6.13.1.4 采用外部晶体 (XTAL) 的慢速时钟
          1. 6.13.1.4.1 外部慢速时钟 XTAL 规格
      2. 6.13.2 外设特性
        1. 6.13.2.1  ADC
          1. 6.13.2.1.1 ADC 电气规格
        2. 6.13.2.2  I2C
          1. 6.13.2.2.1 I2C 时序参数
          2. 6.13.2.2.2 I2C 时序图
        3. 6.13.2.3  SPI
          1. 6.13.2.3.1 SPI 时序要求 - 控制器模式
          2. 6.13.2.3.2 SPI 时序图 - 控制器模式
          3. 6.13.2.3.3 SPI 时序参数 - 外设模式
          4. 6.13.2.3.4 SPI 时序图 - 外设模式
        4. 6.13.2.4  xSPI
          1. 6.13.2.4.1 QSPI 时序参数
        5. 6.13.2.5  UART
          1. 6.13.2.5.1 UART 时序参数
        6. 6.13.2.6  I2S
          1. 6.13.2.6.1 I2S 时序参数 - 控制器模式
          2. 6.13.2.6.2 I2S 时序参数 - 外设模式
        7. 6.13.2.7  PDM
          1. 6.13.2.7.1 PDM 时序参数
        8. 6.13.2.8  CAN
          1. 6.13.2.8.1 CAN 特性
        9. 6.13.2.9  SDMMC
          1. 6.13.2.9.1 SDMMC 时序参数 - 默认速度 
          2. 6.13.2.9.2 SDMMC 时序参数 - 高速 
        10. 6.13.2.10 SDIO
          1. 6.13.2.10.1 SDIO 时序参数 - 默认速度 
          2. 6.13.2.10.2 SDIO 默认时序
          3. 6.13.2.10.3 SDIO 时序参数 - 高速 
          4. 6.13.2.10.4 SDIO 高速时序
  8. 7 应用、实施和布局
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 器件命名规则
    3. 8.3 工具与软件
    4. 8.4 文档支持
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
6.13.2.9.1 SDMMC 时序参数 - 默认速度 
参数 说明 最小值 最大值 单位
fclock 时钟频率，CLK 20 MHz
DCclock 时钟占空比 47.5 52.5 %
tTLH 上升时间，CLK 3 ns
tTHL 下降时间，CLK 3 ns
tISU 建立时间，在 CLK ↑ 前输入有效 2.5 ns
tIH 保持时间，在 CLK ↑ 后输入有效 0 ns
tODLY 延迟时间，CLK ↓ 到输出有效 0 4 ns
CL 输出中的容性负载 35 pF