ZHCSWL2 June   2024 DRV8421

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级 - 通信
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 PWM 电机驱动器
      2. 7.3.2 真值表
      3. 7.3.3 并行运行
      4. 7.3.4 保护电路
        1. 7.3.4.1 OCP
        2. 7.3.4.2 TSD
        3. 7.3.4.3 UVLO
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 确定大容量电容器的大小
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 社区资源
    2. 9.2 商标
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.4 器件功能模式

DRV8421A 处于活动状态，直到电源关断。DRV8421B 处于活动状态，直到电源关断，或 EN 引脚变为逻辑低电平，从而强制器件进入睡眠模式。在睡眠模式下，H 桥 FET 被禁用 (Hi-Z)。请注意，EN 引脚后必须经过 tSLEEP，器件才会进入睡眠模式。如果 EN 引脚变为逻辑高电平，DRV8421B 会自动退出睡眠模式。请注意，唤醒后必须经过 tWAKE，输出状态更改才会改变。

当 VVM 降至 VM UVLO 阈值 (VUVLO) 以下时，输出驱动器和内部逻辑将复位。

表 7-6 功能模式
MODE条件H 桥VINT
工作4V < VVM < 18V
nSLEEP 引脚 = 1		工作工作
睡眠4 V < VVM < 18 V
EN 引脚 = 0		禁用禁用
故障满足任何故障条件禁用取决于故障