ZHCSLH5L August   1998  – February 2026 CD4049UB , CD4049UB-MIL , CD4050B , CD4050B-MIL

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性：DC
    6. 5.6 电气特性：AC
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 测试电路
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

8.4.1 布局指南

当使用多位逻辑器件时，输入不得悬空。

在许多情况下，未使用数字逻辑器件的全部或部分功能（例如，仅使用三输入与门的两个输入，或仅使用 4 个缓冲门中的 3 个）。此类输入引脚不得悬空，因为外部连接处的未定义电压会导致未定义的运行状态。在下一段所指明的所有情况下，都必须遵守这条规则。

数字逻辑器件的所有未使用输入必须连接至高或低偏置以防悬空。请参阅慢速或浮点 CMOS 输入的影响，了解有关浮点输入影响的更多信息。根据器件的功能情况，必须向任何特定未使用的输入施加逻辑电平。通常，它们会连接到 GND 或 VCC（具体取决于哪种更方便）。