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  • AWR1843 单芯片 77GHz 至 79GHz FMCW 雷达传感器

    • ZHCSJ79D December   2018  – September 2024 AWR1843

      PRODUCTION DATA  

  • CONTENTS
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  • AWR1843 单芯片 77GHz 至 79GHz FMCW 雷达传感器
  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 端子配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
      1. 6.2.1 信号说明 - 数字
      2. 6.2.2 信号说明 - 模拟
    3. 6.3 引脚属性
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  电源规格
    6. 7.6  功耗摘要
    7. 7.7  射频规格
    8. 7.8  CPU 规格
    9. 7.9  FCBGA 封装的热阻特性 [ABL0161]
    10. 7.10 时序和开关特性
      1. 7.10.1  电源时序和复位时序
      2. 7.10.2  输入时钟和振荡器
        1. 7.10.2.1 时钟规格
      3. 7.10.3  多缓冲/标准串行外设接口 (MibSPI)
        1. 7.10.3.1 外设说明
        2. 7.10.3.2 MibSPI 发送和接收 RAM 组织结构
          1. 7.10.3.2.1 SPI 时序条件
          2. 7.10.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
          3. 7.10.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
        3. 7.10.3.3 SPI 外设模式 I/O 时序
          1. 7.10.3.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入和 SPISOMI = 输出） #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
        4. 7.10.3.4 典型接口协议图（外设模式）
      4. 7.10.4  LVDS 接口配置
        1. 7.10.4.1 LVDS 接口时序
      5. 7.10.5  通用输入/输出
        1. 7.10.5.1 输出时序的开关特性与负载电容 (CL) 间的关系
      6. 7.10.6  控制器局域网接口 (DCAN)
        1. 7.10.6.1 DCANx TX 和 RX 引脚的动态特性
      7. 7.10.7  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.10.7.1 CANx TX 和 RX 引脚的动态特性
      8. 7.10.8  串行通信接口 (SCI)
        1. 7.10.8.1 SCI 时序要求
      9. 7.10.9  内部集成电路接口 (I2C)
        1. 7.10.9.1 I2C 时序要求 #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
      10. 7.10.10 四线串行外设接口 (QSPI)
        1. 7.10.10.1 QSPI 时序条件
        2. 7.10.10.2 QSPI 输入（读取）时序的时序要求 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
        3. 7.10.10.3 QSPI 开关特性
      11. 7.10.11 ETM 跟踪接口
        1. 7.10.11.1 ETMTRACE 时序条件
        2. 7.10.11.2 ETM 跟踪开关特性
      12. 7.10.12 数据修正模块 (DMM)
        1. 7.10.12.1 DMM 时序要求
      13. 7.10.13 JTAG 接口
        1. 7.10.13.1 JTAG 时序条件
        2. 7.10.13.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.10.13.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频和模拟子系统
        1. 8.3.1.1 时钟子系统
        2. 8.3.1.2 发送子系统
        3. 8.3.1.3 接收子系统
      2. 8.3.2 处理器子系统
      3. 8.3.3 汽车接口
      4. 8.3.4 主子系统 Cortex-R4F 存储器映射
      5. 8.3.5 DSP 子系统存储器映射
    4. 8.4 其他子系统
      1. 8.4.1 用于用户应用的 ADC 通道（服务）
        1. 8.4.1.1 GP-ADC 参数
  10. 9 监控和诊断
    1. 9.1 监测和诊断机制
      1. 9.1.1 错误信令模块
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 短距离和中距离雷达
    3. 10.3 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
    1. 13.1 封装信息
    2. 13.2 的托盘信息
  15. 重要声明
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Data Sheet

AWR1843 单芯片 77GHz 至 79GHz FMCW 雷达传感器

本资源的原文使用英文撰写。 为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。 为确认准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。

下载最新的英语版本

1 特性

  • FMCW 收发器
    • 集成 PLL、发送器、接收器、基带和 ADC
    • 76GHz 至 81GHz 的覆盖范围，具有 4GHz 的可用带宽
    • 四个接收通道
    • 三个发送通道
    • 基于分数 N PLL 的超精确线性调频脉冲引擎
    • TX 功率：12dBm
    • RX 噪声系数：
      • 14dB（76 至 77GHz）
      • 15dB（77 至 81GHz）
    • 1MHz 时的相位噪声：
      • –95dBc/Hz（76GHz 至 77GHz）
      • –93dBc/Hz（77GHz 至 81GHz）
  • 内置校准和自检（监测）
    • 基于 Arm®Cortex®-R4F 的无线电控制系统
    • 内置固件 (ROM)
    • 针对工艺和温度进行自校准的系统
  • 用于 FMCW 信号处理的 C674x DSP
  • 片上存储器：2MB
  • 用于物体跟踪和分类、AUTOSAR 和接口控制的 Cortex-R4F 微控制器
    • 支持自主模式（从 QSPI 闪存加载用户应用）
  • 集成外设
    • 具有 ECC 的内部存储器
  • 主机接口
    • CAN 和 CAN-FD
  • 为用户应用提供的其他接口
    • 多达 6 个 ADC 通道
    • 多达 2 个 SPI 通道
    • 多达 2 个 UART
    • I2C
    • GPIO
    • 用于原始 ADC 数据和调试仪表的双通道 LVDS 接口
  • 器件安全（在部分器件型号上）
    • 支持经过身份验证和加密的安全引导
    • 具有密钥撤销功能的客户可编程根密钥、对称密钥（256 位）、非对称密钥（最高 RSA-2K）
    • 加密软件加速器 – PKA、AES（最高 256 位）、SHA（最高 256 位）、TRNG/DRGB
  • 功能安全合规型
    • 专为功能安全应用开发
    • 可提供使功能安全系统设计满足 ISO 26262 ASIL-D 要求的文档
    • 硬件完整性高达 ASIL-B 级
    • 安全相关认证
      • 经 TUV SUD 进行 ISO 26262 认证达到 ASIL B 级
  • 符合 AEC-Q100 标准
  • 器件高级特性
    • 嵌入式自监测，无需使用主机处理器
    • 复基带架构
    • 嵌入式干扰检测功能
    • 发送路径中的可编程相位旋转器，用于实现波束形成
  • 电源管理
    • 内置 LDO 网络，可增强 PSRR
    • I/O 支持双电压 3.3V/1.8V
  • 时钟源
    • 支持频率为 40MHz 的外部振荡器
    • 支持外部驱动、频率为 40MHz 的时钟（方波/正弦波）
    • 支持 40MHz 晶体与负载电容器相连接
  • 轻松的硬件设计
    • 0.65mm 间距、161 引脚 10.4mm × 10.4mm 倒装芯片 BGA 封装，可实现轻松组装和低成本 PCB 设计
    • 小解决方案尺寸
  • 运行条件
    • 结温范围：-40°C 至 125°C

2 应用

  • 盲点检测
  • 变道辅助
  • 侧向来车警示
  • 泊车辅助
  • 占位检测
  • 手势识别
AWR1843 适用于汽车应用的自主雷达传感器 图 2-1 适用于汽车应用的自主雷达传感器

3 说明

AWR1843 器件是一款能够在 76GHz 至 81GHz 频带中运行的集成式单芯片 FMCW 雷达传感器。该器件采用 TI 的低功耗 45nm RFCMOS 工艺进行构建，并且在超小封装中实现了出色的集成度。AWR1843 是适用于汽车领域中的低功耗、自监测、超精确雷达系统的理想解决方案。

AWR1843 器件是一种自包含 FMCW 雷达传感器单芯片解决方案，能够简化 76GHz 至 81GHz 频带中的汽车雷达传感器实施。它基于 TI 的低功耗 45nm RFCMOS 工艺构建，可实现 3TX、4RX 系统内置 PLL 和 ADC 转换器的单片集成。它集成了 DSP 子系统，该子系统包含 TI 用于雷达信号处理的高性能 C674x DSP。该器件包含一个 BIST 处理器子系统，该子系统负责无线电配置、控制和校准。此外，该器件还包含用于汽车连接的用户可编程 ARM R4F。硬件加速器区块 (HWA) 可执行雷达处理，并且有助于以更高级的算法在 DSP 上节省 MIPS。简单编程模型更改可支持各种传感器实施（近距离、中距离和远距离），并且能够进行动态重新配置，从而实现多模式传感器。此外，该器件作为完整的平台解决方案进行提供，其中包括 TI 参考设计、软件驱动程序、示例配置、API 指南以及用户文档。

器件信息
器件型号(2) 封装(1) 本体尺寸 托盘/卷带包装
AWR1843ABGABLQ1 ABL（FCBGA，161） 10.4mm × 10.4mm 托盘
AWR1843ABGABLRQ1 卷带包装
AWR1843ABSABLQ1 托盘
AWR1843ABSABLRQ1 卷带包装
(1) 如需更多信息，请参阅节 13，机械、封装和可订购信息。
(2) 如需更多信息，请参阅节 11.1，器件命名规则。

4 功能方框图

图 4-1 展示了器件的功能方框图

AWR1843 功能方框图 图 4-1 功能方框图

5 器件比较

功能AWR1243AWR1443AWR1642AWR1843(1)
接收器数量4444
发送器数量3323
片上存储器—576KB1.5MB2MB
最大 I/F（中频）(MHz)155510
最大实数/复数 2x 采样率 (Msps)37.512.512.525
最大复数 1x 采样率 (Msps)18.756.256.2512.5
器件安全性(2) — — 是 是
处理器
MCU (R4F)—是是是
DSP (C674x)——是是
外设
串行外设接口 (SPI) 端口1122
四线串行外设接口 (QSPI)—是是是
内部集成电路 (I2C) 接口—111
控制器局域网 (DCAN) 接口—是是是
CAN-FD——是是
迹线——是是
PWM——是是
硬件在环 (HIL/DMM)——是是
GPADC—是是是
LVDS/调试(3)是是是是
CSI2是———
硬件加速器—是—是
1V 旁路模式是是是是
级联（20GHz 同步）————
JTAG—是是是
可以同时使用的 TX 数量2223(4)
每个线性调频脉冲可配置 Tx 移相器———是
产品状态(5)产品预发布 (PP)、
预告信息 (AI)
或量产数据 (PD)		PDPDPDPD
(1) 该器件专为功能安全应用而开发，支持高达 ASIL-B 的硬件完整性。更多详细信息，请参阅相关文档。
(2) 器件安全特性（包括安全启动和客户可编程密钥）仅适用于如第 3 节“器件信息表”中的器件类型标识符所示的部分器件型号变体。
(3) LVDS 接口不是生产接口，仅用于调试。
(4) 仅在 AWR1843 中在 1V LDO 旁路和 PA LDO 禁用模式下支持 3 个 Tx 同时运行。在这种模式下，需要将 1V 电源连接到 VOUT PA 引脚。其他器件仅支持 2 个发送器同时运行。
(5) 产品数据信息为发布时的信息。产品符合按照德州仪器 (TI) 标准保修证书条款所制定的规范。生产流程不一定包含对所有参数的测试。

5.1 相关产品

有关该系列产品或相关产品中的其他器件的信息，请参阅下面的链接。

    毫米波传感器TI 毫米波传感器产品系列可快速准确地检测距离、角度和速度，功耗更低，尺寸超小，适用于汽车应用。
    汽车毫米波传感器TI 的汽车毫米波传感器产品系列为超高分辨率、小型和低功耗单芯片雷达解决方案提供高性能雷达前端。利用 TI 的可扩展传感器产品系列，可以为所有车辆中从舒适功能到安全功能的每种性能、应用和传感器配置设计和开发 ADAS 系统解决方案。
    AWR1843 配套产品查看经常购买或与本产品一起使用的产品。
    AWR1843 的参考设计TI Designs 参考设计库是一个涵盖模拟、嵌入式处理器和连接的强大参考设计资源库。所有 TI Designs 均由 TI 专家构建，旨在帮助您着手进行系统设计，其中包括原理图或方框图、BOM 和设计文件，助您加快产品上市步伐。在 ti.com/tidesigns 中搜索并下载设计。

6 端子配置和功能

6.1 引脚图

图 6-1 显示了 161 引脚 FCBGA 封装的引脚位置。图 6-2、图 6-3、图 6-4 和图 6-5 显示了相同的引脚，但分为四个象限。

AWR1843 引脚图 图 6-1 引脚图
AWR1843 左上象限 图 6-2 左上象限
AWR1843 右上象限 图 6-3 右上象限
AWR1843 左下象限 图 6-4 左下象限
AWR1843 右下象限 图 6-5 右下象限

6.2 信号说明

注：

器件的所有数字 IO 引脚（NERROR IN、NERROR_OUT 和 WARM_RESET 除外）都是非失效防护的；因此，需要注意的是，如果器件没有 VIO 电源，则不能从外部驱动这些引脚。

注：

无法确保电源斜坡期间的 GPIO 状态。如果 GPIO 用于 GPIO 状态至关重要的应用中，即使 NRESET 为低电平，也应使用三态缓冲器将 GPIO 输出与雷达器件隔离，并使用拉电阻来定义应用中所需的状态。发送到雷达器件的 NRESET 信号可用于控制三态缓冲器的输出使能 (OE)。

6.2.1 信号说明 - 数字

信号名称引脚类型说明焊球编号
ADC_VALIDO高电平时，表示 ADC 采样有效H13、J13、P13
BSS_UART_TXO调试 UART 发送 [雷达模块]F14、H14、K13、N10、N13、N4、N5、R8
CAN_FD_RXICAN FD (MCAN) 接收信号D13、F14、N10、N4、P12
CAN_FD_TXOCAN FD (MCAN) 发送信号E14、H14、N5、P10、R14
CAN_RXICAN (DCAN) 接收信号E13
CAN_TXIOCAN (DCAN) 发送信号E15
CHIRP_ENDO指示每个线性调频脉冲结束的脉冲信号K13、N8、P9
CHIRP_STARTO指示每个线性调频脉冲开始的脉冲信号K13、N8、P9
DMM0I调试接口（硬件在环）- 数据线R4
DMM1I调试接口（硬件在环）- 数据线P5
DMM2I调试接口（硬件在环）- 数据线R5
DMM3I调试接口（硬件在环）- 数据线P6
DMM4I调试接口（硬件在环）- 数据线R7
DMM5I调试接口（硬件在环）- 数据线P7
DMM6I调试接口（硬件在环）- 数据线R8
DMM7I调试接口（硬件在环）- 数据线P8
DMM_CLKI调试接口（硬件在环）- 时钟N15
DMM_MUX_INI调试接口（硬件在环）DMM1 和 DMM2 之间的多路复用器选择（两个实例）G13、J13、P4
DMM_SYNCI调试接口（硬件在环）- 同步N14
DSS_UART_TXO调试 UART 发送 [DSP]D13、E13、G14、P8、R12
EPWM1AOPWM 模块 1 - 输出 AN5、N8
EPWM1BOPWM 模块 1 - 输出 BH13、N5、P9
EPWM1SYNCIIPWM 模块 1 - 同步输入J13
EPWM2AOPWM 模块 2 - 输出 AH13、N4、N5、P9
EPWM2BOPWM 模块 2 - 输出 BN4
EPWM2SYNCOOPWM 模块 2 - 同步输出R7
EPWM3AOPWM 模块 3 - 输出 AN4
EPWM3SYNCOOPWM 模块 3 - 同步输出P6
FRAME_STARTO指示每帧开始的脉冲信号K13、N8、P9
GPIO_0IO通用 I/OH13
GPIO_1IO通用 I/OJ13
GPIO_2IO通用 I/OK13
GPIO_3IO通用 I/OE13
GPIO_4IO通用 I/OH14
GPIO_5IO通用 I/OF14
GPIO_6IO通用 I/OP11
GPIO_7IO通用 I/OR12
GPIO_8IO通用 I/OR13
GPIO_9IO通用 I/ON12
GPIO_10IO通用 I/OR14
GPIO_11IO通用 I/OP12
GPIO_12IO通用 I/OP13
GPIO_13IO通用 I/OH13
GPIO_14IO通用 I/ON5
GPIO_15IO通用 I/ON4
GPIO_16IO通用 I/OJ13
GPIO_17IO通用 I/OP10
GPIO_18IO通用 I/ON10
GPIO_19IO通用 I/OD13
GPIO_20IO通用 I/OE14
GPIO_21IO通用 I/OF13
GPIO_22IO通用 I/OG14
GPIO_23IO通用 I/OR11
GPIO_24IO通用 I/ON13
GPIO_25IO通用 I/ON8
GPIO_26IO通用 I/OK13
GPIO_27IO通用 I/OP9
GPIO_28IO通用 I/OP4
GPIO_29IO通用 I/OG13
GPIO_30IO通用 I/OE15
GPIO_31IO通用 I/OR4
GPIO_32IO通用 I/OP5
GPIO_33IO通用 I/OR5
GPIO_34IO通用 I/OP6
GPIO_35IO通用 I/OR7
GPIO_36IO通用 I/OP7
GPIO_37IO通用 I/OR8
GPIO_38IO通用 I/OP8
GPIO_47IO通用 I/ON15
I2C_SCLIOI2C 时钟G14、N4
I2C_SDAIOI2C 数据F13、N5
LVDS_TXP[0]O差分数据输出 - 信道 0J14
LVDS_TXM[0]OJ15
LVDS_TXP[1]O差分数据输出 - 信道 1K14
LVDS_TXM[1]OK15
LVDS_CLKPO差分时钟输出L14
LVDS_CLKMOL15
LVDS_FRCLKPO差分帧时钟M14
LVDS_FRCLKMOM15
MCU_CLKOUTO输出到外部 MCU 或处理器的可编程时钟N8
MSS_UARTA_RXI主子系统 - UART A 接收F14、N4、R11
MSS_UARTA_TXO主子系统 - UART A 发送H14、N13、N5、R4
MSS_UARTB_RXIO主子系统 - UART B 接收N4、P4
MSS_UARTB_TXO主子系统 - UART B 发送F14、H14、K13、N13、N5、P10、P7
NDMM_ENI调试接口（硬件在环）使能 - 低电平有效信号N13、N5
NERROR_INI器件的失效防护输入。来自任何其他器件的 nERROR 输出可以集中在器件内部的错误信令监测器模块中，并且固件可以执行相应的操作。N7
NERROR_OUTO开漏失效防护输出信号。连接到 PMIC/处理器/MCU 以指示发生了一些严重的临界故障。将通过复位进行恢复。N6
PMIC_CLKOUTOAWR1843 器件用于 PMIC 的输出时钟H13、K13、P9
QSPI[0]IOQSPI 数据线 #0（与串行数据闪存一起使用）R13
QSPI[1]IOQSPI 数据线 #1（与串行数据闪存一起使用）N12
QSPI[2]IQSPI 数据线 #2（与串行数据闪存一起使用）R14
QSPI[3]IOQSPI 数据线 #3（与串行数据闪存一起使用）P12
QSPI_CLKIOQSPI 时钟（与串行数据闪存一起使用）R12
QSPI_CLK_EXTIQSPI 时钟（与串行数据闪存一起使用）H14
QSPI_CS_NIOQSPI 芯片选择（与串行数据闪存一起使用）P11
RS232_RXI调试 UART（作为总线主器件运行）— 接收信号N4
RS232_TXO调试 UART（作为总线主器件运行）— 发送信号N5
SOP[0]I通电检测 - 线路 0N13
SOP[1]I通电检测 - 线路 1G13
SOP[2]I通电检测 - 线路 2P9
SPIA_CLKIOSPI 通道 A - 时钟E13
SPIA_CS_NIOSPI 通道 A - 芯片选择E15
SPIA_MISOIOSPI 通道 A - 主器件输入从器件输出E14
SPIA_MOSIIOSPI 通道 A - 主器件输出从器件输入D13
SPIB_CLKIOSPI 通道 B - 时钟F14、R12
SPIB_CS_NIOSPI 通道 B 芯片选择（实例 ID 0）H14、P11
SPIB_CS_N_1IOSPI 通道 B 芯片选择（实例 ID 1）G13、J13、P13
SPIB_CS_N_2IOSPI 通道 B 芯片选择（实例 ID 2）G13、J13、N12
SPIB_MISOIOSPI 通道 B - 主器件输入从器件输出G14、R13
SPIB_MOSIIOSPI 通道 B - 主器件输出从器件输入F13、N12
SPI_HOST_INTRO到通过 SPI 通信的外部主机的带外中断P13
SYNC_INI低频同步信号输入P4
SYNC_OUTO低频同步信号输出G13、J13、K13、P4
TCKIJTAG 测试时钟P10
TDIIJTAG 测试数据输入R11
TDOOJTAG 测试数据输出N13
TMSIJTAG 测试模式信号N10
TRACE_CLKO调试跟踪输出 - 时钟N15
TRACE_CTLO调试跟踪输出 - 控制N14
TRACE_DATA_0O调试跟踪输出 - 数据线R4
TRACE_DATA_1O调试跟踪输出 - 数据线P5
TRACE_DATA_2O调试跟踪输出 - 数据线R5
TRACE_DATA_3O调试跟踪输出 - 数据线P6
TRACE_DATA_4O调试跟踪输出 - 数据线R7
TRACE_DATA_5O调试跟踪输出 - 数据线P7
TRACE_DATA_6O调试跟踪输出 - 数据线R8
TRACE_DATA_7O调试跟踪输出 - 数据线P8
WARM_RESETIO开漏失效防护热复位信号。可从 PMIC 驱动以进行诊断，也可用作器件正在进行复位的状态信号。N9

6.2.2 信号说明 - 模拟

接口信号名称引脚类型说明焊球编号
发送器TX1O单端发送器 1 输出B4
TX2O单端发送器 2 输出B6
TX3O单端发送器 3 输出B8
接收器RX1I单端接收器 1 输入M2
RX2I单端接收器 2 输入K2
RX3I单端接收器 3 输入H2
RX4I单端接收器 4 输入F2
复位NRESETI芯片的上电复位。低电平有效R3
基准振荡器CLKPI在 XTAL 模式下：基准晶体的输入
在外部时钟模式下：单端输入基准时钟端口		B15
CLKMI在 XTAL 模式下：：基准晶体的反馈驱动
在外部时钟模式下：将此端口接地		C15
基准时钟OSC_CLKOUTO清理 PLL 后时钟子系统的基准时钟输出（1.4V 输出电压摆幅）。A14
带隙电压VBGAPO器件的带隙基准输出B10
电源VDDIN电源1.2V 数字电源H15、N11、P15、R6
VIN_SRAM电源用于内部 SRAM 的 1.2V 电源轨G15
VNWA电源用于 SRAM 阵列反馈偏置的 1.2V 电源轨P14
VIOIN电源I/O 电源（3.3V 或 1.8V）：所有 CMOS I/O 都将在此电源上运行R10、F15
VIOIN_18电源用于 CMOS IO 的 1.8V 电源R9
VIN_18CLK电源用于时钟模块的 1.8V 电源B11
VIOIN_18DIFF电源用于 LVDS 端口的 1.8V 电源D15
VPP电源保险丝链的电压电源L13
电源VIN_13RF1电源1.3V 模拟和射频电源，VIN_13RF1 和 VIN_13RF2 可以在电路板上短接G5、H5、J5
VIN_13RF2电源1.3V 模拟和射频电源C2、D2
VIN_18BB电源1.8V 模拟基带电源K5、F5
VIN_18VCO电源1.8V 射频 VCO 电源B12
VSS地数字地L5、L6、L8、L10、K7、K8、K9、K10、K11、J6、J7、J8、J10、H7、H9、H11、G6、G7、G8、G10、F9、F11、E5、E6、E8、E10、E11、R15
VSSA地模拟地A1、A3、A5、A7、A15、B1、B3、B5、B7、C1、C3、C4、C5、C6、C7、E1、E2、E3、F3、G1、G2、G3、H3、J1、J2、J3、K3、L1、L2、L3、M3、N1、N2、N3、R1、A13、C8、A9、B9、C9、B14、C14
内部 LDO 输出/输入VOUT_14APLLO内部 LDO 输出A10
VOUT_14SYNTHO内部 LDO 输出B13
VOUT_PAIO在使用内部 PA LDO 时，该引脚提供 LDO 的输出电压。在绕过并禁用内部 PA LDO 时，应在该引脚上馈送 1V 电源电压。在 3TX 同时使用的情况下，这是强制性的。A2、B2
预量产阶段的测试和调试输出。可以在生产硬件上用引脚输出信号，以用于现场调试模拟测试 1/ADC1IOADC 通道 1(1)P1
模拟测试 2/ADC2IOADC 通道 2(1)P2
模拟测试 3/ADC3IOADC 通道 3(1)P3
模拟测试 4/ADC4IOADC 通道 4(1)R2
ANAMUX/ADC5IOADC 通道 5(1)C13
VSENSE/ADC6IOADC 通道 6(1)D14
(1) 相关详细信息，请参阅节 8.4.1。

6.3 引脚属性

表 6-1 引脚属性（ABL0161 封装）
焊球编号 [1] 焊球名称 [2] 信号名称 [3] PINCNTL 地址 [4] 模式 [5][9] TYPE [6] 焊球复位状态 [7] 上拉/下拉类型 [8]
H13 GPIO_0 GPIO_13 0xFFFFEA04 0 IO 输出已禁用 下拉
GPIO_0 1 IO
PMIC_CLKOUT 2 O
ADC_VALID 9 O
ePWM1b 10 O
ePWM2a 11 O
J13 GPIO_1 GPIO_16 0xFFFFEA08 0 IO 输出已禁用 下拉
GPIO_1 1 IO
SYNC_OUT 2 O
ADC_VALID 7 O
DMM_MUX_IN 12 I
SPIB_cs_n_1 13 IO
SPIB_cs_n_2 14 IO
ePWM1SYNCI 15 I
K13 GPIO_2 GPIO_26 0xFFFFEA64 0 IO 输出已禁用 下拉
GPIO_2 1 IO
OSC_CLKOUT 2 O
MSS_uartb_tx 7 O
BSS_uart_tx 8 O
SYNC_OUT 9 O
PMIC_CLKOUT 10 O
CHIRP_START 11 O
CHIRP_END 12 O
FRAME_START 13 O
R4 GPIO_31 TRACE_DATA_0 0xFFFFEA7C 0 O 输出已禁用 下拉
GPIO_31 1 IO
DMM0 2 I
MSS_uarta_tx 4 IO
P5 GPIO_32 TRACE_DATA_1 0xFFFFEA80 0 O 输出已禁用 下拉
GPIO_32 1 IO
DMM1 2 I
R5 GPIO_33 TRACE_DATA_2 0xFFFFEA84 0 O 输出已禁用 下拉
GPIO_33 1 IO
DMM2 2 I
P6 GPIO_34 TRACE_DATA_3 0xFFFFEA88 0 O 输出已禁用 下拉
GPIO_34 1 IO
DMM3 2 I
ePWM3SYNCO 4 O
R7 GPIO_35 TRACE_DATA_4 0xFFFFEA8C 0 O 输出已禁用 下拉
GPIO_35 1 IO
DMM4 2 I
ePWM2SYNCO 4 O
P7 GPIO_36 TRACE_DATA_5 0xFFFFEA90 0 O 输出已禁用 下拉
GPIO_36 1 IO
DMM5 2 I
MSS_uartb_tx 5 O
R8 GPIO_37 TRACE_DATA_6 0xFFFFEA94 0 O 输出已禁用 下拉
GPIO_37 1 IO
DMM6 2 I
BSS_uart_tx 5 O
P8 GPIO_38 TRACE_DATA_7 0xFFFFEA98 0 O 输出已禁用 下拉
GPIO_38 1 IO
DMM7 2 I
DSS_uart_tx 5 O
N15 GPIO_47 TRACE_CLK 0xFFFFEABC 0 O 输出已禁用 下拉
GPIO_47 1 IO
DMM_CLK 2 I
N14 DMM_SYNC TRACE_CTL 0xFFFFEAC0 0 O 输出已禁用 下拉
DMM_SYNC 2 I
N8 MCU_CLKOUT GPIO_25 0xFFFFEA60 0 IO 输出已禁用 下拉
MCU_CLKOUT 1 O
CHIRP_START 2 O
CHIRP_END 6 O
FRAME_START 7 O
ePWM1a 12 O
N7 nERROR_IN nERROR_IN 0xFFFFEA44 0 I 输入
N6 nERROR_OUT nERROR_OUT 0xFFFFEA4C 0 O 高阻态（开漏）
P9 PMIC_CLKOUT SOP[2] 0xFFFFEA68 上电期间 I 输出已禁用 下拉
GPIO_27 0 IO
PMIC_CLKOUT 1 O
CHIRP_START 6 O
CHIRP_END 7 O
FRAME_START 8 O
ePWM1b 11 O
ePWM2a 12 O
R13 QSPI[0] GPIO_8 0xFFFFEA2C 0 IO 输出已禁用 下拉
QSPI[0] 1 IO
SPIB_miso 2 IO
N12 QSPI[1] GPIO_9 0xFFFFEA30 0 IO 输出已禁用 下拉
QSPI[1] 1 IO
SPIB_mosi 2 IO
SPIB_cs_n_2 8 IO
R14 QSPI[2] GPIO_10 0xFFFFEA34 0 IO 输出已禁用 下拉
QSPI[2] 1 I
CAN_FD_tx 8 O
P12 QSPI[3] GPIO_11 0xFFFFEA38 0 IO 输出已禁用 下拉
QSPI[3] 1 IO
CAN_FD_rx 8 I
R12 QSPI_clk GPIO_7 0xFFFFEA3C 0 IO 输出已禁用 下拉
QSPI_clk 1 IO
SPIB_clk 2 O
DSS_uart_tx 6 O
P11 QSPI_cs_n GPIO_6 0xFFFFEA40 0 IO 输出已禁用 上拉
QSPI_cs_n 1 IO
SPIB_cs_n 2 IO
N4 rs232_rx GPIO_15 0xFFFFEA74 0 IO 启用输入 上拉
rs232_rx 1 I
MSS_uarta_rx 2 I
BSS_uart_tx 6 IO
MSS_uartb_rx 7 IO
CAN_FD_rx 8 I
I2C_scl 9 IO
ePWM2a 10 O
ePWM2b 11 O
ePWM3a 12 O
N5 rs232_tx GPIO_14 0xFFFFEA78 0 IO 输出启用
rs232_tx 1 O
MSS_uarta_tx 5 IO
MSS_uartb_tx 6 IO
BSS_uart_tx 7 IO
CAN_FD_tx 10 O
I2C_sda 11 IO
ePWM1a 12 O
ePWM1b 13 O
NDMM_EN 14 I
ePWM2a 15 O
E13 SPIA_clk GPIO_3 0xFFFFEA14 0 IO 输出已禁用 上拉
SPIA_clk 1 IO
CAN_rx 6 I
DSS_uart_tx 7 O
E15 SPIA_cs_n GPIO_30 0xFFFFEA18 0 IO 输出已禁用 上拉
SPIA_cs_n 1 IO
CAN_tx 6 O
E14 SPIA_miso GPIO_20 0xFFFFEA10 0 IO 输出已禁用 上拉
SPIA_miso 1 IO
CAN_FD_tx 2 O
D13 SPIA_mosi GPIO_19 0xFFFFEA0C 0 IO 输出已禁用 上拉
SPIA_mosi 1 IO
CAN_FD_rx 2 I
DSS_uart_tx 8 O
F14 SPIB_clk GPIO_5 0xFFFFEA24 0 IO 输出已禁用 上拉
SPIB_clk 1 IO
MSS_uarta_rx 2 I
MSS_uartb_tx 6 O
BSS_uart_tx 7 O
CAN_FD_rx 8 I
H14 SPIB_cs_n GPIO_4 0xFFFFEA28 0 IO 输出已禁用 上拉
SPIB_cs_n 1 IO
MSS_uarta_tx 2 O
MSS_uartb_tx 6 O
BSS_uart_tx 7 IO
QSPI_clk_ext 8 I
CAN_FD_tx 9 O
G14 SPIB_miso GPIO_22 0xFFFFEA20 0 IO 输出已禁用 上拉
SPIB_miso 1 IO
I2C_scl 2 IO
DSS_uart_tx 6 O
F13 SPIB_mosi GPIO_21 0xFFFFEA1C 0 IO 输出已禁用 上拉
SPIB_mosi 1 IO
I2C_sda 2 IO
P13 SPI_HOST_INTR GPIO_12 0xFFFFEA00 0 IO 输出已禁用 下拉
SPI_HOST_INTR 1 O
ADC_VALID 2 O
SPIB_cs_n_1 6 IO
P4 SYNC_in GPIO_28 0xFFFFEA6C 0 IO 输出已禁用 下拉
SYNC_IN 1 I
MSS_uartb_rx 6 IO
DMM_MUX_IN 7 I
SYNC_OUT 9 O
G13 SYNC_OUT SOP[1] 0xFFFFEA70 上电期间 I 输出已禁用 下拉
GPIO_29 0 IO
SYNC_OUT 1 O
DMM_MUX_IN 9 I
SPIB_cs_n_1 10 IO
SPIB_cs_n_2 11 IO
P10 TCK GPIO_17 0xFFFFEA50 0 IO 启用输入 下拉
TCK 1 I
MSS_uartb_tx 2 O
CAN_FD_tx 8 O
R11 TDI GPIO_23 0xFFFFEA58 0 IO 启用输入 上拉
TDI 1 I
MSS_uarta_rx 2 I
N13 TDO SOP[0] 0xFFFFEA5C 上电期间 I 输出启用
GPIO_24 0 IO
TDO 1 O
MSS_uarta_tx 2 O
MSS_uartb_tx 6 O
BSS_uart_tx 7 O
NDMM_EN 9 I
N10 TMS GPIO_18 0xFFFFEA54 0 IO 启用输入 下拉
TMS 1 I
BSS_uart_tx 2 O
CAN_FD_rx 6 I
N9 Warm_Reset Warm_Reset 0xFFFFEA48 0 IO 高阻态输入（开漏）

以下列表说明了表列标题：

  1. 焊球编号：底面的焊球编号与底部的每个信号相关联。
  2. 焊球名称：来自封装器件的机械名称（名称取自多路复用模式 0）。
  3. 信号名称：每个焊球上复用信号的名称（另请注意，焊球的名称是复用模式 0 中的信号名称）。
  4. PINCNTL 地址：PinMux 控制的 MSS 地址
  5. 模式：多路复用模式编号：写入 PinMux Cntl 寄存器的值，用于为该焊球编号选择特定的信号名称。模式列具有位范围值。
  6. 类型：信号类型和方向：
    • I = 输入
    • O = 输出
    • IO = 输入或输出
  7. 焊球复位状态：上电复位时端子的状态
  8. 上拉/下拉类型：指示存在内部上拉或下拉电阻器。可通过软件来启用或禁用上拉和下拉电阻器。
    • 上拉：内部上拉电阻
    • 下拉：内部下拉电阻
    • 空框表示无上拉/下拉电阻。
  9. Pin Mux Control Value 映射到寄存器的低 4 位。

MSS 存储器映射中提供了 IO 多路复用寄存器，器件引脚的相应映射如下所示：

表 6-2 焊盘 IO 控制寄存器
默认引脚/焊球名称 封装焊球/引脚（地址） 引脚多路复用配置寄存器
SPI_HOST_INTR P13 0xFFFFEA00
GPIO_0 H13 0xFFFFEA04
GPIO_1 J13 0xFFFFEA08
SPIA_MOSI D13 0xFFFFEA0C
SPIA_MISO E14 0xFFFFEA10
SPIA_CLK E13 0xFFFFEA14
SPIA_CN_EN E15 0xFFFFEA18
SPIB_MOSI F13 0xFFFFEA1C
SPIB_MISO G14 0xFFFFEA20
SPIB_CLK F14 0xFFFFEA24
SPIB_CS_N H14 0xFFFFEA28
QSPI[0] R13 0xFFFFEA2C
QSPI[1] N12 0xFFFFEA30
QSPI[2] R14 0xFFFFEA34
QSPI[3] P12 0xFFFFEA38
QSPI_CLK R12 0xFFFFEA3C
QSPI_CS_N P11 0xFFFFEA40
NERROR_IN N7 0xFFFFEA44
WARM_RESET N9 0xFFFFEA48
NERROR_OUT N6 0xFFFFEA4C
TCK P10 0xFFFFEA50
TMS N10 0xFFFFEA54
TDI R11 0xFFFFEA58
TDO N13 0xFFFFEA5C
MCU_CLKOUT N8 0xFFFFEA60
GPIO_2 K13 0xFFFFEA64
PMIC_CLKOUT P9 0xFFFFEA68
SYNC_IN P4 0xFFFFEA6C
SYNC_OUT G13 0xFFFFEA70
RS232_RX N4 0xFFFFEA74
RS232_TX N5 0xFFFFEA78
GPIO_31 R4 0xFFFFEA7C
GPIO_32 P5 0xFFFFEA80
GPIO_33 R5 0xFFFFEA84
GPIO_34 P6 0xFFFFEA88
GPIO_35 R7 0xFFFFEA8C
GPIO_36 P7 0xFFFFEA90
GPIO_37 R8 0xFFFFEA94
GPIO_38 P8 0xFFFFEA98
GPIO_47 N15 0xFFFFEABC
DMM_SYNC N14 0xFFFFEAC0

寄存器布局如下：

表 6-3 焊盘 IO 寄存器位说明
位 字段 类型 复位（上电默认状态） 说明
31-11 NU RW 0 保留
10 SC RW 0 IO 压摆率控制：
0 = 较高的压摆率
1 = 较低的压摆率
9 PUPDSEL RW 0 上拉/下拉选择
0 = 下拉
1 = 上拉（仅当“拉动抑制”设置为“0”时该字段才有效）
8 PI RW 0 拉动抑制/拉动禁用
0 = 启用
1 = 禁用
7 OE_OVERRIDE RW 1 输出覆盖
6 OE_OVERRIDE_CTRL RW 1 输出覆盖控制：
（此处的“1”覆盖任何关联的外设块硬件对该 IO 的任何输出操作，例如 SPI 芯片选择）
5 IE_OVERRIDE RW 0 选择覆盖
4 IE_OVERRIDE_CTRL RW 0 输入覆盖控制：
（此处的“1”使用所需的值覆盖该 IO 上的任何输入值）
3-0 FUNC_SEL RW 1 引脚多路复用的功能选择（请参阅“引脚多路复用”表）

7 规格

7.1 绝对最大额定值

参数(1)(2)最小值最大值单位
VDDIN1.2V 数字电源-0.51.4V
VIN_SRAM用于内部 SRAM 的 1.2V 电源轨-0.51.4V
VNWA用于 SRAM 阵列反馈偏置的 1.2V 电源轨-0.51.4V
VIOINI/O 电源（3.3V 或 1.8V）：所有 CMOS I/O 都将在此电源上运行。-0.53.8V
VIOIN_18用于 CMOS IO 的 1.8V 电源-0.52V
VIN_18CLK用于时钟模块的 1.8V 电源-0.52V
VIOIN_18DIFF用于 LVDS 端口的 1.8V 电源-0.52V
VIN_13RF11.3V 模拟和射频电源，VIN_13RF1 和 VIN_13RF2 可以在电路板上短接。-0.51.45V
VIN_13RF2
VIN_13RF11V 内部 LDO 旁路模式。器件支持外部电源管理模块可在 VIN_13RF1 和 VIN_13RF2 电源轨上提供 1V 电压的模式。在该配置中，器件的内部 LDO 将保持旁路状态。-0.51.4V
VIN_13RF2
VIN_18BB1.8V 模拟基带电源-0.52V
VIN_18VCO 电源1.8V 射频 VCO 电源-0.52V
RX1-4 射频输入端上的外部施加电源 10 dBm
TX1-3 射频输出端上的外部施加电源(3) 10 dBm
输入和输出电压范围双电压 LVCMOS 输入，3.3V 或 1.8V（稳态）-0.3VVIOIN + 0.3V
双电压 LVCMOS 输入，在 3.3V/1.8V
（瞬态过冲/下冲）条件下运行，或外部振荡器输入		VIOIN + 20%，高达
信号周期的 20%
CLKP、CLKM基准晶体的输入端口-0.52V
钳位电流输入或输出电压高于或低于各自电源轨 0.3V。限制流经 I/O 内部二极管保护单元的钳位电流。-2020mA
TJ工作结温范围-40125°C
TSTG焊接到 PC 板上后的贮存温度范围-55150°C
(1) 应力超出绝对最大额定值 下面列出的值可能会对器件造成永久损坏。这些仅为应力等级，并不表示器件在这些条件下以及在建议运行条件 以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 除非另有说明，所有电压值均相对于 VSS。
(3) 此值用于 TX 上外部施加的信号电平。此外，可以在 TX 输出端上应用高达伽马 = 1 的反射系数。

7.2 ESD 等级

值 单位
V(ESD) 静电放电 人体放电模型 (HBM)，符合 AEC Q100-002 标准(1) ±2000 V
充电器件模型 (CDM)，符合 AEC Q100-011 标准(2) ±500
(1) AEC Q100-002 指示应当按照 ANSI/ESDA/JEDEC JS-001 规范执行 HBM 应力测试。
(2) 转角引脚的额定电压为 ±750V

7.3 上电小时数 (POH)

结温 (Tj)(1)(2)运行条件标称 CVDD 电压 (V)上电小时数 [POH]（小时）
-40°C100% 占空比1.2600 (6%)
75°C2000 (20%)
95°C6500 (65%)
125°C900 (9%)
(1) 为方便起见，单独提供这些信息，并且未扩展或修改适用于 TI 半导体产品的 TI 标准条款和条件下提供的保修范围。
(2) 指定的 POH 适用于使用默认固件增益表的最大 Tx 输出功率设置。如果使用 API 覆盖 Tx 增益表，则指定的 POH 将不适用。

7.4 建议运行条件

最小值 标称值 最大值 单位
VDDIN 1.2V 数字电源 1.14 1.2 1.32 V
VIN_SRAM 用于内部 SRAM 的 1.2V 电源轨 1.14 1.2 1.32 V
VNWA 用于 SRAM 阵列反馈偏置的 1.2V 电源轨 1.14 1.2 1.32 V
VIOIN I/O 电源（3.3V 或 1.8V）：
所有 CMOS I/O 都将在此电源上运行。		 3.135 3.3 3.465 V
1.71 1.8 1.89
VIOIN_18 用于 CMOS IO 的 1.8V 电源 1.71 1.8 1.9 V
VIN_18CLK 用于时钟模块的 1.8V 电源 1.71 1.8 1.9 V
VIOIN_18DIFF 用于 LVDS 端口的 1.8V 电源 1.71 1.8 1.9 V
VIN_13RF1 1.3V 模拟和射频电源。VIN_13RF1 和 VIN_13RF2 可在电路板上短接 1.23 1.3 1.36 V
VIN_13RF2
VIN_13RF1
（1V 内部 LDO 旁路模式）		 0.95 1 1.05 V
VIN_13RF2
（1V 内部 LDO 旁路模式）
VIN18BB 1.8V 模拟基带电源 1.71 1.8 1.9 V
VIN_18VCO 1.8V 射频 VCO 电源 1.71 1.8 1.9 V
VIH 电压输入高电平（1.8V 模式） 1.17 V
电压输入高电平（3.3V 模式） 2.25
VIL 电压输入低电平（1.8V 模式） 0.3*VIOIN V
电压输入低电平（3.3V 模式） 0.62
VOH 高电平输出阈值 (IOH = 6mA) VIOIN – 450 mV
VOL 低电平输出阈值 (IOL = 6mA) 450 mV
NRESET SOP[2:0] VIL（1.8V 模式） 0.2 V
VIH（1.8V 模式） 0.96
VIL（3.3V 模式） 0.3
VIH（3.3V 模式） 1.57

7.5 电源规格

表 7-1 说明了来自 AWR1843 器件的外部电源块的四个电源轨。

表 7-1 电源轨特性
电源 由电源供电的器件块 器件中的相关 IO
1.8V 合成器和 APLL VCO、晶体振荡器、IF 放大器级、ADC、LVDS 输入：VIN_18VCO、VIN18CLK、VIN_18BB、VIOIN_18DIFF、VIOIN_18
LDO 输出：VOUT_14SYNTH、VOUT_14APLL
1.3V（或内部 LDO 旁路模式下为 1V）(1) 功率放大器、低噪声放大器、混频器和 LO 分配 输入：VIN_13RF2、VIN_13RF1
LDO 输出： VOUT_PA
3.3V（或对于 1.8V I/O 模式，为 1.8V） 数字 I/O 输入 VIOIN
1.2V 内核数字和 SRAM 输入：VDDIN、VIN_SRAM
(1) 仅在 1V LDO 旁路和 PA LDO 禁用模式下支持三个发送器同时运行。在该模式下，需要在 VOUT PA 引脚上馈送 1V 电源。

表 7-2 中所述的 1.3V (1.0V) 和 1.8V 电源纹波规格定义为在 RX 满足 –105dBc（射频引脚 = –15dBm）的目标杂散电平。杂散和纹波电平具有 dB 到 dB 的关系，例如，电源纹波增加 1dB 会导致杂散电平增加约 1dB。引用的值是在指定频率下施加的正弦输入的均方根电流电平。

表 7-2 纹波规格
频率 (kHz) 射频电源轨 VCO/中频电源轨
1.0V（内部 LDO 旁路）(µVRMS) 1.3V (µVRMS) 1.8 V (µVRMS)
137.5 7 648 83
275 5 76 21
550 3 22 11
1100 2 4 6
2200 11 82 13
4400 13 93 19
6600 22 117 29

7.6 功耗摘要

表 7-3 和表 7-4 总结了电源端子的功耗。

表 7-3 电源端子上的最大电流额定值
参数 电源名称 说明 最小值 典型值 最大值 单位
电流消耗(1) VDDIN、VIN_SRAM、VNWA 由 1.2V 电源轨驱动的所有节点消耗的总电流 1000 mA
VIN_13RF1、VIN_13RF2 由 1.3V 或 1.0V 电源轨（2TX、4RX 同时）驱动的所有节点消耗的总电流(2) 2000
VIOIN_18、VIN_18CLK、VIOIN_18DIFF、VIN_18BB、VIN_18VCO 由 1.8V 电源轨驱动的所有节点消耗的总电流 850
VIOIN 由 3.3V 电源轨驱动的所有节点消耗的总电流(3) 50
(1) 指定的电流值是在典型电源电压电平下得出的值。
(2) 仅在 1V LDO 旁路和 PA LDO 禁用模式下支持 3 个发送器同时操作。在这种模式下，需要在 VOUT_PA 引脚上提供 1V 电源。在这种情况下，峰值 1V 电源电流高达 2500mA。要启用 LDO 旁路模式，请参阅毫米波器件固件包中的接口控制 文档。
(3) 确切的 VIOIN 电流取决于使用的外设及其工作频率。
表 7-4 电源端子上的平均功耗
参数 条件 说明 最小值 典型值 最大值 单位
平均功耗 1.0V 内部 LDO 旁路模式 25% 占空比 1TX、4RX 用例：常规模式，6.4MSps 复数收发器，25ms 帧时间，128 个线性调频脉冲，128 个样本/线性调频脉冲，5µs 空闲时间（25% 占空比），3us ADC 启动时间和过量斜坡时间，DSP 和 HWA 有效 1.29 W
2TX、4RX 1.36
3TX、4RX 1.43
50% 占空比 1TX、4RX 用例：常规模式，6.4MSps 复数收发器，25ms 帧时间，256 个线性调频脉冲，128 个样本/线性调频脉冲，5µs 空闲时间（50% 占空比），3us ADC 启动时间和过量斜坡时间，DSP 和 HWA 有效 1.82
2TX、4RX 1.96
3TX、4RX 2.08

7.7 射频规格

在建议运行条件下且已启用运行时校准（除非另有说明）
参数 最小值 典型值 最大值 单位
接收器 噪声系数(2) 76 至 77GHz 14 dB
77 至 81GHz 15
1dB 压缩点（带外/在 10kHz 下指定）(1) -8 dBm
最大增益 48 dB
增益范围 24 dB
增益阶跃大小 2 dB
图像抑制比 (IMRR) 30 dB
中频带宽(3) 10 MHz
ADC 采样速率（实数/复数 2x） 25 Msps
ADC 采样速率（实数复数 1x） 12.5 Msps
ADC 分辨率 12 位
回波损耗 (S11) <-10 dB
增益不匹配变化（随温度变化） ±0.5 dB
相位不匹配变化（随温度变化） ±3 °
带内 IIP2 RX 增益 = 30dB
IF = 1.5、2MHz
(–12dBFS)		 16 dBm
带外 IIP2 RX 增益 = 24dB
IF = 10kHz (-10dBm)、
1.9MHz (-30dBm)		 24 dBm
空闲通道杂散 -90 dBFS
发送器 输出功率 12 dBm
振幅噪声 -145 dBc/Hz
时钟子系统 频率范围 76 81 GHz
斜坡速率 100 MHz/µs
1MHz 偏移时的相位噪声 76 至 77GHz -95 dBc/Hz
77 至 81GHz -93
(1) 1dB 压缩点（带外）是通过以低于最低 HPF 截止频率馈送连续波音调 (10kHz) 来测量的。
(2) 规格适用于复数 1x 模式。
(3) 模拟 IF 级包括高通滤波，具有两个可独立配置的一阶高通转角频率。可用的 HPF 角集总结如下：
可用 HPF 转角频率 (kHz)
HPF1 HPF2
175、235、350、700 350、700、1400、2800
数字基带链执行的滤波旨在提供：
  • 通带纹波/压降小于 ±0.5dB，并且
  • 在任何可能混叠回通带的频率下，抗混叠衰减都优于 60dB。

图 7-1 展示了与编程的接收器增益相关的噪声系数和带内 P1dB 参数的变化。

AWR1843 噪声系数、带内 P1dB 与接收器增益间的关系图 7-1 噪声系数、带内 P1dB 与接收器增益间的关系

7.8 CPU 规格

在建议运行条件下测得（除非另有说明）
参数最小值典型值最大值单位
DSP 子系统（C674 系列）时钟速度600MHz
L1 代码存储器32KB
L1 数据存储器32KB
L2 存储器256KB
主子系统（R4F 系列）时钟速度200MHz
紧耦合存储器 - A（程序）512KB
紧耦合存储器 - B（数据）192KB
共享存储器共享 L3 存储器1024KB

7.9 FCBGA 封装的热阻特性 [ABL0161]

 
热指标(1)°C/W(2)(3)
RΘJC结点到外壳4.2
RΘJB结点到电路板5.7
RΘJA结点到环境空气20.9
RΘJMA结至流动空气14.5(4)
PsiJT结至封装顶部0.38
PsiJB结点到电路板5.6
(1) 有关新旧热性能指标的更多信息，请参阅半导体和 IC 封装热指标。
(2) °C/W = 摄氏度/瓦。
(3) 以上值基于 JEDEC 定义的 2S2P 系统（基于 JEDEC 定义的 1S0P 系统的 Theta JC [RΘJC] 值除外），将随环境和应用的变化而更改。有关更多信息，请参阅以下 EIA/JEDEC 标准：
  • JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
  • JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
  • JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
  • JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
(4) 气流 = 1m/s

7.10 时序和开关特性

7.10.1 电源时序和复位时序

AWR1843 器件期望所有外部电压轨和 SOP 线路在复位置为无效之前稳定。图 7-2 描述了器件唤醒序列。

AWR1843 器件唤醒序列
A. MCU_CLK_OUT 处于自主模式，其中 AWR1843 应用从串行闪存引导，器件引导加载程序默认不启用 MCU_CLK_OUT。
图 7-2 器件唤醒序列

7.10.2 输入时钟和振荡器

7.10.2.1 时钟规格

AWR1843 需要一个外部时钟源（即 40MHz 晶体）来进行初始启动并作为器件中托管的内部 APLL 的基准。一个外部晶体连接至器件引脚。图 7-3 显示了晶体实现。

AWR1843 晶体实现 图 7-3 晶体实现
注：

应该选择图 7-3 中的负载电容器 Cf1 和 Cf2，以满足方程式 1 的要求。公式中的 CL 是晶体制造商指定的负载。用于实现振荡器电路的所有分立式元件应尽可能靠近关联的振荡器 CLKP 和 CLKM 引脚放置。

方程式 1. AWR1843

表 7-5 列出了时钟晶体的电气特性。

表 7-5 晶体电气特性（振荡器模式）
名称说明最小值典型值最大值单位
fP 并联谐振晶体频率 40 MHz
CL晶体负载电容5812pF
ESR晶体 ESR50Ω
温度范围 预期工作温度范围 -40 125 °C
频率容差 晶体频率容差(1)(2) -200 200 ppm
驱动电平50200µW
(1) 晶体制造商的规格必须满足此要求。
(2) 包括晶体的初始容差、温漂、老化以及由于负载电容不正确而导致的频率牵引。

如果将外部时钟用作时钟资源，则信号仅馈送到 CLKP 引脚；CLKM 接地。当由外部提供 40MHz 时钟时，相位噪声要求非常重要。表 7-6 列出了外部时钟信号的电气特性。

表 7-6 外部时钟模式规格
参数 规格 单位
最小值 典型值 最大值
输入时钟：
外部交流耦合正弦波或直流耦合方波
相位噪声，以 40MHz 为基准		 频率 40 MHz
交流振幅 700 1200 mV (pp)
1kHz 时的相位噪声 -132 dBc/Hz
10kHz 时的相位噪声 -143 dBc/Hz
100kHz 时的相位噪声 -152 dBc/Hz
1MHz 时的相位噪声 -153 dBc/Hz
占空比 35 65 %
频率容差 -100 100 ppm

7.10.3 多缓冲/标准串行外设接口 (MibSPI)

7.10.3.1 外设说明

SPI 使用 TI 的 MibSPI 协议。

MibSPI/SPI 是一款高速同步串行输入/输出端口，该端口允许以编程的位传输速率将编程长度（2 至 16 位）的串行位流移入和移出器件。MibSPI/SPI 通常用于微控制器与外部外设或另一微控制器之间的通信。

标准和 MibSPI 模块具有以下特性：

  • 16 位移位寄存器
  • 接收缓冲寄存器
  • 8 位波特率生成器
  • SPICLK 可由内部生成（控制器模式）或
    从外部时钟源接收（外设模式）
  • 传输的每个字可以具有独特的格式。
  • 未在通信中使用的 SPI I/O 可被用作数字输入/输出信号

7.10.3.2 MibSPI 发送和接收 RAM 组织结构

多缓冲 RAM 包含 256 个缓冲器。多缓冲 RAM 的每个入口由 4 个部分组成：一个 16 位发送字段、一个 16 位接收字段、一个 16 位比较字段和一个 16 位状态字段。多缓冲 RAM 可被分成多个传输组，每个组具有不同数量的缓冲器。

节 7.10.3.2.2和节 7.10.3.2.3假设了节 7.10.3.2.1 所示的运行条件。

7.10.3.2.1 SPI 时序条件
最小值典型值最大值单位
输入条件
tR输入上升时间13ns
tF输入下降时间13ns
输出条件
CLOAD输出负载电容215pF
7.10.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、
SPISIMO = 输出和 SPISOMI = 输入）(1)(2)(3)
编号参数最小值典型值最大值单位
1tc(SPC)MSPICLK 周期时间(4)25256tc(VCLK)ns
2(4)tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
3(4)tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
4(4)td(SPCH-SIMO)M在 SPICLK 低电平之前 SPISIMO 有效的延迟时间（时钟极性 = 0）0.5tc(SPC)M – 3ns
td(SPCL-SIMO)M在 SPICLK 高电平之前 SPISIMO 有效的延迟时间（时钟极性 = 1）0.5tc(SPC)M – 3
5(4)tv(SPCL-SIMO)M 在 SPICLK 低电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 0）0.5tc(SPC)M – 10.5ns
tv(SPCH-SIMO)M在 SPICLK 高电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 1）0.5tc(SPC)M – 10.5
6(5)tC2TDELAYCS 有效直至 SPICLK 高电平的建立时间
（时钟极性 = 0）		CSHOLD = 0(C2TDELAY+2)*tc(VCLK) – 7.5(C2TDELAY+2) * tc(VCLK) + 7ns
CSHOLD = 1(C2TDELAY +3) * tc(VCLK) – 7.5(C2TDELAY+3) * tc(VCLK) + 7
CS 有效直至 SPICLK 低电平的建立时间
（时钟极性 = 1）		CSHOLD = 0(C2TDELAY+2)*tc(VCLK) – 7.5(C2TDELAY+2) * tc(VCLK) + 7
CSHOLD = 1(C2TDELAY +3) * tc(VCLK) – 7.5(C2TDELAY+3) * tc(VCLK) + 7
7(5)tT2CDELAYSPICLK 低电平直至 CS 无效的保持时间（时钟极性 = 0）0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 70.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5ns
SPICLK 高电平直至 CS 无效的保持时间（时钟极性 = 1）0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 70.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5
8(4)tsu(SOMI-SPCL)M在 SPICLK 低电平之前 SPISOMI 的建立时间
（时钟极性 = 0）		5ns
tsu(SOMI-SPCH)M在 SPICLK 高电平之前 SPISOMI 的建立时间
（时钟极性 = 1）		5
9(4)th(SPCL-SOMI)M在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 0）		3ns
th(SPCH-SOMI)M在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 1）		3
(1) 设置主器件位 (SPIGCRx.0)，并且时钟相位的位 (SPIFMTx.16) 被清零（其中 x= 0 或 1）。
(2) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(3) 当 SPI 处于控制器模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(5) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
AWR1843 SPI 控制器模式外部时序（时钟相位 = 0）图 7-4 SPI 控制器模式外部时序（时钟相位 = 0）
AWR1843 SPI 控制器模式片选时序（时钟相位 = 0）图 7-5 SPI 控制器模式片选时序（时钟相位 = 0）
7.10.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、
SPISIMO = 输出和 SPISOMI = 输入）(1)(2)(3)
编号参数最小值典型值最大值单位
1tc(SPC)MSPICLK 周期时间(4)25256tc(VCLK)ns
2(4)tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
3(4)tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
4(4)td(SPCH-SIMO)M在 SPICLK 低电平之前 SPISIMO 有效的延迟时间（时钟极性 = 0）0.5tc(SPC)M – 3ns
td(SPCL-SIMO)M在 SPICLK 高电平之前 SPISIMO 有效的延迟时间（时钟极性 = 1）0.5tc(SPC)M – 3
5(4)tv(SPCL-SIMO)M 在 SPICLK 低电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 0）0.5tc(SPC)M – 10.5ns
tv(SPCH-SIMO)M在 SPICLK 高电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 1）0.5tc(SPC)M – 10.5
6(5)tC2TDELAYCS 有效直至 SPICLK 高电平的建立时间
（时钟极性 = 0）		CSHOLD = 00.5*tc(SPC)M + (C2TDELAY + 2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5ns
CSHOLD = 10.5*tc(SPC)M + (C2TDELAY + 2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5
CS 有效直至 SPICLK 低电平的建立时间
（时钟极性 = 1）		CSHOLD = 00.5*tc(SPC)M + (C2TDELAY+2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5
CSHOLD = 10.5*tc(SPC)M + (C2TDELAY+3)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) + 7.5
7(5)tT2CDELAYSPICLK 低电平直至 CS 无效的保持时间（时钟极性 = 0）(T2CDELAY + 1) *tc(VCLK) – 7.5(T2CDELAY + 1) *tc(VCLK) + 7ns
SPICLK 高电平直至 CS 无效的保持时间（时钟极性 = 1）(T2CDELAY + 1) *tc(VCLK) – 7.5(T2CDELAY + 1) *tc(VCLK) + 7
8(4)tsu(SOMI-SPCL)M在 SPICLK 低电平之前 SPISOMI 的建立时间
（时钟极性 = 0）		5ns
tsu(SOMI-SPCH)M在 SPICLK 高电平之前 SPISOMI 的建立时间
（时钟极性 = 1）		5
9(4)th(SPCL-SOMI)M在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 0）		3ns
th(SPCH-SOMI)M在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 1）		3
(1) 设置主器件位 (SPIGCRx.0)，并且设置时钟相位的位 (SPIFMTx.16)（其中 x= 0 或 1）。
(2) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(3) 当 SPI 处于控制器模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(5) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
AWR1843 SPI 控制器模式外部时序（时钟相位 = 1）图 7-6 SPI 控制器模式外部时序（时钟相位 = 1）
AWR1843 SPI 控制器模式片选时序（时钟相位 = 1）图 7-7 SPI 控制器模式片选时序（时钟相位 = 1）

7.10.3.3 SPI 外设模式 I/O 时序

7.10.3.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入
和 SPISOMI = 输出）(1)(2)(3)
编号参数最小值典型值最大值单位
1tc(SPC)S周期时间，SPICLK(4)25ns
2(5)tw(SPCH)S脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0）10ns
tw(SPCL)S脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）10
3(5)tw(SPCL)S脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）10ns
tw(SPCH)S脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）10
4(5)td(SPCH-SOMI)S延迟时间，SPICLK 高电平之后 SPISOMI 有效的时间（时钟极性 = 0）10ns
td(SPCL-SOMI)S延迟时间，SPICLK 低电平之后 SPISOMI 有效的时间（时钟极性 = 1）10
5(5)th(SPCH-SOMI)S在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 0）2ns
th(SPCL-SOMI)S在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 1）2
4(5)td(SPCH-SOMI)S在 SPICLK 高电平之后 SPISOMI 有效的延迟时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）10ns
td(SPCL-SOMI)S在 SPICLK 低电平之后 SPISOMI 有效的延迟时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）10
5(5)th(SPCH-SOMI)S在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）2ns
th(SPCL-SOMI)S在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）2
6(5)tsu(SIMO-SPCL)S在 SPICLK 低电平之前 SPISIMO 的建立时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）3ns
tsu(SIMO-SPCH)S在 SPICLK 高电平之前的 SPISIMO 建立时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）3
7(5)th(SPCL-SIMO)S在 SPICLK 低电平之后 SPISIMO 数据有效的保持时间（时钟极性 = 0；时钟相位 = 0）或（时钟极性 = 1；时钟相位 = 1）1ns
th(SPCL-SIMO)S在 SPICLK 高电平之后 SPISIMO 数据有效的保持时间（时钟极性 = 1；时钟相位 = 0）或（时钟极性 = 0；时钟相位 = 1）1
(1) 清除主器件位 (SPIGCRx.0)（其中 x = 0 或 1）。
(2) 对于时钟相位 = 0 或时钟相位 = 1，分别清除或设置时钟相位的位 (SPIFMTx.16)。
(3) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(4) 当 SPI 处于外设模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)S ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)S = 2tc(MSS_VCLK) ≥ 25ns。
(5) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
AWR1843 SPI 外设模式外部时序（时钟相位 = 0）图 7-8 SPI 外设模式外部时序（时钟相位 = 0）
AWR1843 SPI 外设模式外部时序（时钟相位 = 1）图 7-9 SPI 外设模式外部时序（时钟相位 = 1）

 
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