ZHCSIZ5F October   2018  – April 2025 IWR6443 , IWR6843

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 端子配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
      1. 6.2.1 信号说明 - 数字
      2. 6.2.2 信号说明 - 模拟
    3. 6.3 引脚属性
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 建议的 OTP eFuse 编程操作条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
    7. 7.7  功耗摘要
    8. 7.8  节能模式
    9. 7.9  射频规格
    10. 7.10 CPU 规格
    11. 7.11 FCBGA 封装的热阻特性 [ABL0161]
    12. 7.12 时序和开关特性
      1. 7.12.1  电源时序和复位时序
      2. 7.12.2  输入时钟和振荡器
        1. 7.12.2.1 时钟规格
      3. 7.12.3  多缓冲/标准串行外设接口 (MibSPI)
        1. 7.12.3.1 外设说明
        2. 7.12.3.2 MibSPI 发送和接收 RAM 组织结构
          1. 7.12.3.2.1 SPI 时序条件
          2. 7.12.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
          3. 7.12.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
        3. 7.12.3.3 SPI 外设模式 I/O 时序
          1. 7.12.3.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入和 SPISOMI = 输出） #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
        4. 7.12.3.4 典型接口协议图（外设模式）
      4. 7.12.4  LVDS 接口配置
        1. 7.12.4.1 LVDS 接口时序
      5. 7.12.5  通用输入/输出
        1. 7.12.5.1 输出时序的开关特性与负载电容 (CL) 间的关系
      6. 7.12.6  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.12.6.1 CANx TX 和 RX 引脚的动态特性
      7. 7.12.7  串行通信接口 (SCI)
        1. 7.12.7.1 SCI 时序要求
      8. 7.12.8  内部集成电路接口 (I2C)
        1. 7.12.8.1 I2C 时序要求 #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
      9. 7.12.9  四线串行外设接口 (QSPI)
        1. 7.12.9.1 QSPI 时序条件
        2. 7.12.9.2 QSPI 输入（读取）时序的时序要求 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
        3. 7.12.9.3 QSPI 开关特性
      10. 7.12.10 ETM 跟踪接口
        1. 7.12.10.1 ETMTRACE 时序条件
        2. 7.12.10.2 ETM 跟踪开关特性
      11. 7.12.11 数据修正模块 (DMM)
        1. 7.12.11.1 DMM 时序要求
      12. 7.12.12 JTAG 接口
        1. 7.12.12.1 JTAG 时序条件
        2. 7.12.12.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.12.12.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频和模拟子系统
        1. 8.3.1.1 时钟子系统
        2. 8.3.1.2 发送子系统
        3. 8.3.1.3 接收子系统
      2. 8.3.2 处理器子系统
      3. 8.3.3 主机接口
      4. 8.3.4 主子系统 Cortex-R4F
      5. 8.3.5 DSP 子系统
      6. 8.3.6 硬件加速器
    4. 8.4 其他子系统
      1. 8.4.1 用于用户应用的 ADC 通道（服务）
        1. 8.4.1.1 GP-ADC 参数
    5. 8.5 启动模式
      1. 8.5.1 刷写模式
      2. 8.5.2 功能模式
  10. 9 监控和诊断
    1. 9.1 监测和诊断机制
      1. 9.1.1 错误信令模块
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
    1. 13.1 封装信息
    2. 13.2 ABL 10.4 × 10.4mm 的托盘信息
7.12.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、
SPISIMO = 输出和 SPISOMI = 输入）(1)(2)(3)
编号参数最小值典型值最大值单位
1tc(SPC)MSPICLK 周期时间(4)25256tc(VCLK)ns
2(4)tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
3(4)tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
4(4)td(SPCH-SIMO)M在 SPICLK 低电平之前 SPISIMO 有效的延迟时间（时钟极性 = 0）0.5tc(SPC)M – 3ns
td(SPCL-SIMO)M在 SPICLK 高电平之前 SPISIMO 有效的延迟时间（时钟极性 = 1）0.5tc(SPC)M – 3
5(4)tv(SPCL-SIMO)M 在 SPICLK 低电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 0）0.5tc(SPC)M – 10.5ns
tv(SPCH-SIMO)M在 SPICLK 高电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 1）0.5tc(SPC)M – 10.5
6(5)tC2TDELAYCS 有效直至 SPICLK 高电平的建立时间
（时钟极性 = 0）		CSHOLD = 00.5*tc(SPC)M + (C2TDELAY + 2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5ns
CSHOLD = 10.5*tc(SPC)M + (C2TDELAY + 2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5
CS 有效直至 SPICLK 低电平的建立时间
（时钟极性 = 1）		CSHOLD = 00.5*tc(SPC)M + (C2TDELAY+2)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) + 7.5
CSHOLD = 10.5*tc(SPC)M + (C2TDELAY+3)*tc(VCLK) – 70.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) + 7.5
7(5)tT2CDELAYSPICLK 低电平直至 CS 无效的保持时间（时钟极性 = 0）(T2CDELAY + 1) *tc(VCLK) – 7.5(T2CDELAY + 1) *tc(VCLK) + 7ns
SPICLK 高电平直至 CS 无效的保持时间（时钟极性 = 1）(T2CDELAY + 1) *tc(VCLK) – 7.5(T2CDELAY + 1) *tc(VCLK) + 7
8(4)tsu(SOMI-SPCL)M在 SPICLK 低电平之前 SPISOMI 的建立时间
（时钟极性 = 0）		5ns
tsu(SOMI-SPCH)M在 SPICLK 高电平之前 SPISOMI 的建立时间
（时钟极性 = 1）		5
9(4)th(SPCL-SOMI)M在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 0）		3ns
th(SPCH-SOMI)M在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 1）		3
(1) 设置主器件位 (SPIGCRx.0)，并且设置时钟相位的位 (SPIFMTx.16)（其中 x= 0 或 1）。
(2) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(3) 当 SPI 处于控制器模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(5) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
IWR6843 IWR6443 SPI 控制器模式外部时序（时钟相位 = 1）图 7-7 SPI 控制器模式外部时序（时钟相位 = 1）
IWR6843 IWR6443 SPI 控制器模式片选时序（时钟相位 = 1）图 7-8 SPI 控制器模式片选时序（时钟相位 = 1）