5 MCASP 时钟生成和配置

在某些情况下，MCASP 需要充当时钟主器件，并且必须生成时钟。

下图是 MCASP 时钟生成架构的简化方框图。有关更多详细信息，请参阅特定于器件的 TRM。

图 2 中标记为 AUXCLK 的块是 McASP 的 Rx 和 Tx 部分均可用的时钟源。AUXCLK 的源因器件而异，但通常直接源自器件的主系统时钟源（通常是板载振荡器或外部生成的方波）。

对于接收和发送部分，AUXCLK 被馈送到整数高频时钟分频器中：AHCLKRDIV 或 AHCLKXDIV。该时钟信号可以进行分频以生成 McASP 的 Rx 或 Tx 主时钟：AHCLKR 或 AHCLKX。如果配置为该功能，则可在其相应引脚上驱动此信号。它还馈送下一个时钟分频器：ACLKRDIV 或 ACLKXDIV。同样，整数位时钟分频器 ACLK[R/X]DIV 生成 McASP 的位时钟：ACLKR 或 ACLKX。该信号可在相应引脚上驱动出来。请注意，位时钟分频器可改为由 AHCLK[R/X] 引脚馈送。时钟生成的下一个阶段看起来类似。这些是接收和发送帧同步发生器 (FSG)。FSG 的输出将是 AFSR 和 AFSX。这些也可以从其相应的时钟引脚中驱动。帧同步发生器可由提供给 ACLK[R/X] 引脚的外部位时钟馈送。这种情况并不常见，因为位时钟和帧同步通常都在内部生成，也可能同时在外部生成。

关于 McASP 的时钟生成架构的一个关键点是，McASP 具有可用于生成内部时钟的整数分频器（和帧同步发生器），并可从其相应的器件引脚驱动这些内部时钟。