ZHCAF43 March   2025 TAS6584-Q1 , TAS6684-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
  5. 2SDOUT 配置
    1. 2.1 SDOUT - I2S 配置
    2. 2.2 SDOUT - TDM 配置
  6. 3多器件系统中的 SDOUT 连接
  7. 4输出电流和电压计算
  8. 5总结
  9. 6参考资料

2.2 SDOUT - TDM 配置

建议在 TDM 模式下通过 SDOUT1 引脚传输数据。寄存器 0x25 的 [7:4] 位决定哪个 SDOUT 引脚可以传输所需数据。寄存器 0x31 用于启用在 SDOUT 引脚上传输的输出电流和电压预测值。建议将一个 TAS6584-Q1 器件的 4 个通道输出置于连续的时隙中。如果输入数据的位偏移将 SDOUT 设置为相同的偏移，以避免数据重叠，则可以使用寄存器 0x2C、0x2D、0x2E 和 0x2F 中的 10 位偏移来进行此配置。在指定时隙上同时启用多个数据组（Isense、Vpredict、Aux）时，必须配置偏移。偏移定义为从音频帧的起始 (MSB) 到数据组的起始的 SCLK 周期数。图 2-2 是具有位偏移的 TDM 配置中 SDOUT 的典型计时示意图。

TDM 配置中 SDOUT 的计时示意图图 2-2 TDM 配置中 SDOUT 的计时示意图

表 2-8 和 图 2-3 是一个 TAS6584-Q1 器件在 TDM8 模式下没有位移位偏移时的 SDOUT 配置和计时示意图示例。通道 1 到 4 的 Isense 数据置于时隙 1 到 4 上，而通道 1 到 4 的 Vpredict 数据置于时隙 5 到 8 上。

表 2-8 SDOUT - TDM8 配置示例
寄存器 0x25，位[7:4] 寄存器 0x31，位[3:0] 寄存器 0x2C 寄存器 0x2D 寄存器 0x2E 寄存器 0x2F 引脚 时隙 1-4 时隙 5-8
0000 0011 0x0F 0x80 0x00 0xFF SDOUT1 Isense 通道 1-4 Vpredict 通道 1-4
TDM8 配置下 SDOUT 的计时示意图示例图 2-3 TDM8 配置下 SDOUT 的计时示意图示例

这是上述 TDM8 配置示例的 PPC3 脚本。

w c0 25 0F           # TDM mode and 32 bit length for Vpredict and Isense
w c0 26 32           # 32 bit length for Aux
w c0 31 03           # enable Ch1/2/3/4 Vpredict and Isense output.
w c0 2C 0F           # MSB offset of Vpredict, Isense and Aux
w c0 2D 80           # Vpredict LSB offset: 128 bits, slot 5-8
w c0 2E 00           # Isense LSB offset: 0 bit, slot 1-4
w c0 2F FF           # Aux1 LSB, work with 0x2C register to remove Aux1 out of 8 slots
w c0 30 FF           # Aux2 LSB, work with 0x2C register to remove Aux2 out of 8 slots

TAS6x84-Q1 可支持的串行音频端口的最大 SCLK 频率为 24.576MHz。时钟频率越高，信号时序设计可能越严格。在 24.576MHz SCLK 时钟频率应用中，SCLK 必须配置为反向模式，以确保时序稳定性，并且 DVDD 电源必须仅供应 3.3V 电压。反向模式配置寄存器地址为 0x20，表 2-9。

表 2-9 寄存器 0x20 说明
位 字段 类型 复位 说明
7-6 RESERVED R/W 0x0 保留
5 BCK_INV_TX R/W 0x0

TX 的 BCK 极性

该位用于设置在 BCK 的上升沿发送的 SDOUT。

该位设置反向 BCK 模式。在反向 BCK 模式下，DAC 假定 SDOUT 沿与 BCK 的上升沿对齐。通常假定其与 BCK 的下降沿对齐。

0：常规 BCK 模式

1：反转 BCK 模式
4 BCK_INV_RX R/W 0x0

RX 的 BCK 极性

该位设置反向 BCK 模式。在反向 BCK 模式下，

DAC 假定 LRCK 和 DIN 沿与 BCLK 的上升沿对齐。通常假定 LRCK 和 DIN 沿与 BCK 下降沿对齐。

0：常规 BCK 模式

1：反转 BCK 模式
3-0 RESERVED R/W 0x0 保留

如果 SCLK 频率为 24.576MHz（TDM8 模式下采样率为 96kHz），则 表 2-8 TDM8 配置示例的 PPC3 脚本必须添加寄存器 0x20 配置。由于 Vpredict 数据仅在 48kHz 采样频率下可用，在 96kHz 或 192kHz 下不受支持，因此下方脚本仅启用电流输出。

w c0 20 20           # configure SCLK to TX inverted mode 
w c0 25 0F           # TDM mode and 32 bit length for Vpredict and Isense
w c0 26 32           # 32 bit length for Aux
w c0 31 03           # enable Ch1/2/3/4 Vpredict and Isense output.
w c0 2C CF           # MSB offset of Vpredict, Isense and Aux
w c0 2D FF           # Vpredict LSB, work with 0x2C register to remove Vpredict out of 8 slots
w c0 2E 00           # Isense LSB offset: 0 bit, slot 1-4
w c0 2F FF           # Aux1 LSB, work with 0x2C register to remove Aux1 out of 8 slots
w c0 30 FF           # Aux2 LSB, work with 0x2C register to remove Aux2 out of 8 slots