ZHCADJ7C August 2024 – October 2025 AM62P , AM62P-Q1
该处理器系列支持 3（三）个多媒体卡/安全数字卡 (MMC/SD/SDIO) (8b (4b) + 4b + 4b) 实例。
MMC0 支持 8 位 eMMC（MMC0 接口符合 JEDEC eMMC 电气标准 v5.1 (JESD84-B51)）接口。处理器内部实现的 eMMC 接口是一个专用的硬宏 PHY。器件特定数据表的引脚属性（AMH 封装）表中的“MUX 模式”、DSIS 和“复位后的 MUX 模式”列为空白，因为引脚（接口）由硬宏 PHY 实现（不支持引脚多路复用）。有关支持的速度，请参阅器件特定数据表的 MMC0 - eMMC 接口 一节。eMMC 接口所需的上拉电阻器依据 JEDEC 标准在处理器 eMMC 硬宏 PHY 内部实现。
查阅 eMMC 相关器件勘误表 AM62Px Sitara™ 处理器器件勘误表、器件修订版本 1.0、1.1。建议将 VDDA_0P85_DLL_MMC0（1J1，VDDR_CORE）、VDD_MMC0（1K3，VDDR_CORE）和 VDDR_CORE 连接到同一电源，以便支持器件修订版 1.2 及更高版本的未来增强功能（包括支持 HS400 eMMC 应用）。对于 SR1 和 SR1.1，当使用 eMMC 接口且 VDD_CORE 为 0.85V 时，建议将 VDDA_0P85_DLL_MMC0（1J1，VDDR_CORE）、VDD_MMC0（1K3，VDDR_CORE）和 VDDR_CORE 连接到为 VDD_CORE 供电的同一电源。对于 SR1 和 SR1.1，当使用 eMMC 接口且 VDD_CORE 为 0.75V 时，建议将 VDDA_0P85_DLL_MMC0（1J1，VDDR_CORE）、VDD_MMC0（1K3，VDDR_CORE）和 VDDR_CORE 连接到 0.85V 电源。对于 SR1 和 SR1.1，当不使用 eMMC 时，建议将 VDDA_0P85_DLL_MMC0（1J1，VDDR_CORE）、VDD_MMC0（1K3，VDDR_CORE）连接到 VDD_CORE。
有关 eMMC 存储器接口 HS400 支持的更多信息，请参阅以下常见问题解答：
[常见问题解答] AM62P/AM62P-Q1 定制电路板硬件设计 – 支持 HS400 的电源连接和电路板布局建议
有关 eMMC 存储器接口的更多信息，请参阅以下常见问题解答：
有关所支持速度的信息，请参阅以下常见问题解答：
[常见问题解答] AM623：eMMC0 能否支持 DDR50 模式
如需了解 MMC0 端口支持的接口，请参阅以下常见问题解答：
[常见问题解答] AM62A3：是否有办法实现 2 个 eMMC 接口？
有关 eMMC 在没有传输时暂停时钟功能的信息，请参阅以下常见问题解答：
[常见问题解答] AM625/AM623/AM620-Q1/AM625-Q1/AM625SIP：读写操作完成后，eMMC 时钟是否保持？
常见问题解答是通用的，也可用于 AM62P、AM62P-Q1 处理器系列。
如需连接未使用的 MMC0 接口信号，请参阅器件特定数据表的引脚连接要求一节。
请参阅器件勘误表，了解 eMMC 相关勘误信息。
MMC1/MMC2 支持 4 位 SD 卡接口，包括对 UHS-I SD 卡的支持。建议使用 MMC1 来实现 SD 卡接口，因为 MMC1 支持 SD 卡引导模式，MMC1 CLK、CMD 和 DAT[3:0] 信号功能已通过 SDIO 缓冲器实现，并由 VDDSHV5 供电（以之为基准）。VDDSHV5 可以在 1.8V 或 3.3V（动态切换）下运行。MMC1 SDCD 和 SDWP 信号功能由 LVCMOS 缓冲器实现，并由 VDDSHV0 供电（以之为基准），其可以在固定的 3.3V 或 1.8V 下供电。当 SD 卡的 IO 工作电压更改以支持 UHS-I SD 卡时，不建议更改主机的 MMC1_SDCD 和 MMC1_SDWP 输入的逻辑状态。必须在处理器外部实现符合 SD 卡规范的 SD 卡接口所需的拉电阻。建议对靠近存储器时钟输入引脚的时钟输入使用外部下拉电阻。
MMC1/MMC2 支持 4 位嵌入式 SDIO 接口。建议使用 MMC2 来实现嵌入式 SDIO 接口。MMC2 CLK、CMD 和 DAT[3:0] 信号功能已通过 SDIO 缓冲器实现，并由 VDDSHV6（参考）供电。VDDSHV6 可以在 1.8V 或 3.3V（动态切换）下运行。MMC2 SDCD 和 SDWP 信号功能由 LVCMOS 缓冲器实现，并由 VDDSHV6 (VDDSHV0) 供电（以之为基准），其可以在固定的 3.3V 或 1.8V 下供电。有关支持的引脚分配，请参阅器件特定数据表的信号说明 一节。与 MMC1 相比，MMC2 引脚分配是不同的，因为预期将 MMC2 与类似于 Wi-Fi 或蓝牙收发器的板载固定工作电压 SDIO 器件一起使用。如需了解支持的速度，请参阅器件特定数据表的 MMC1/MMC2 - SD/SDIO 接口 部分；如需了解实现方式，请参阅 SK。需要在处理器外部实现 SDIO 接口的上拉电阻（根据需要，验证所连接器件建议，包括所支持的拉电阻）。建议为靠近存储器时钟输入引脚的时钟输入使用外部下拉电阻（根据需要，验证所连接器件建议，包括所支持的拉电阻）。
有关更多信息，请参阅以下常见问题解答：
[常见问题解答] AM62A7/AM62A3/AM62A1-Q1/AM62D-Q1：为什么 MMC1 由 VDDSHV0 和 VDDSHV5 这两个不同的电压电源供电？
[常见问题解答] AM62A7-Q1：如果未使用 SD 卡，如何连接引脚网络 VDDSHV4、VDDSHV5 和 VDDSHV6
常见问题解答是通用的，也可用于 AM62P 和 AM62P-Q1 处理器系列。
对于 MMC1/MMC2、UHS-I SDR50、UHS-I SDR104 接收模式，需进行数据训练，以便将数据捕获集中于数据有效窗口的中心。时序要求不固定为特定值。下表提供了 MMC1/2 时序模式所需的 DLL 软件配置设置：
器件特定数据表中所有时序模式的 MMC1/MMC2 DLL 延迟映射。
有关更多信息，请参阅以下常见问题解答：
[常见问题解答] AM625/AM623/AM620-Q1/AM625-Q1/AM625SIP：UHS-I SDR104 接收模式时序
常见问题解答是通用的，也可用于 AM62P、AM62P-Q1 处理器系列。
该处理器系列支持一个 (x1) 可配置为 OSPI0 或 QSPI0 接口的八路串行外设接口 (OSPI0) 实例。建议按照 SK 原理图所述的实现方案将 OSPI0 接口连接到存储器器件（OSPI 或 QSPI）、为 OSPI0_CLK（用于控制可能的反射）添加串联电阻、为 OSPI0_CLK 添加下拉电阻、为数据和 CS 信号添加上拉电阻，以及实现所连存储器器件复位逻辑。OSPI0 支持连接到单个 (x1) 附加器件。
当需要支持引导功能时，请参阅器件特定 TRM，将支持的 CS（芯片选择）连接到附加存储器件。
OSPI0 支持两种数据捕获模式：PHY 模式和 Tap 模式。若要更好地了解支持的模式，请参阅器件特定数据表规格一章的时序和开关特性一节中的 OSPI、OSPI0 子部分。
有关 OSPI 或 QSPI 存储器接口的更多信息，请参阅以下常见问题解答：
[常见问题解答] AM625/AM623/AM620-Q1/AM62L/AM62A/AM62D-Q1/AM62P 定制电路板硬件设计的设计建议/常见错误 — OSPI/QSPI 存储器接口
[常见问题解答] Sitara/Jacinto 器件的 OSPI 常见问题解答
该处理器系列支持 1 个通用存储器控制器 (GPMC) 接口实例，此接口可使用 8 位或 16 位 NAND 闪存接口信号连接到 NAND 闪存，或使用器件特定数据表和器件比较 表中列出的所支持并行存储器接口（同步或异步）选项连接到 NOR 闪存。
复位期间和复位后，处理器 IO 缓冲器关闭。建议对任何可以悬空的处理器 IO（存储器接口信号）添加并行拉电阻（以防止连接的设备输入在主机驱动之前悬空）。
有关更多信息，请参阅器件特定 TRM 中外设一章的存储器接口部分。