放大器設計的起點是 LDO（即 DUT）的輸出雜訊。矽製程技術的最新進展使德州儀器能夠提供超低雜訊 LDO。可透過檢查此類 LDO 的雜訊位準來識別頻譜雜訊密度在 1kHz 時為 1.3–1.1nV/Hz，在 10kHz 時為 1nV/Hz（或更低）。這些雜訊位準可與目前性能最佳的運算放大器 (op-amp) 裝置提供的雜訊位準相當。從這些位準倒推（使用先前討論的 10dB 裕度），需要在 1kHz 和 10kHz 處輸入參考雜訊位準分別為 ≅350pV/Hz 和 250pV/Hz 的放大器（根據裕度為 10dB）。這些雜訊位準等於電晶體的雜訊位準（未考量所需的 BW 測量，一般 LDO 為 10Hz 至 10MHz）。

幸好，如參考資料 [3] 部分中所述，透過堆疊並聯運算放大器級即可實現類似且可能更低的雜訊位準。因此，選擇具最低雜訊的運算放大器，分別可達到較低的等效輸入電壓 (EIVN) 與等效輸入電流雜訊 (EICN)。所選運算放大器必須具備足夠寬的 BW，以適應雜訊量測 BW 所需的增益。

德州儀器提供大量低雜訊運算放大器。此設計需要最低的雜訊量和最廣泛的 BW，以符合設計的要求。因此，在 1kHz 時雜訊位準為 700pV/Hz 至 950pV/Hz 的運算放大器是不錯的潛在選擇。放大器設計的另一個必要功能是運算放大器在 1kHz 時必須具有極低的 1/f 雜訊位準。

使用並聯運算放大器技術（在參考資料 [3] 部分中討論）和雜訊約為 800pV/Hz 的運算放大器會產生大約十個並聯級，如方程式 2中所示：

模擬與原型設計的結果發現，十個級別在寄生元件與元件公差方面，皆可維持超過 10dB 的裕度，且不會使放大器的電路設計變得顯著複雜。