ZHCSY16 March   2025 TUSB1044A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 USB 3.2
      2. 7.3.2 USB 3.2 x2 说明
      3. 7.3.3 DisplayPort
      4. 7.3.4 四电平输入
      5. 7.3.5 接收器线性均衡
    4. 7.4 器件功能模式
      1. 7.4.1 GPIO 模式下的器件配置
      2. 7.4.2 I2C 模式中的器件配置
      3. 7.4.3 DisplayPort 模式
      4. 7.4.4 自定义交替模式
      5. 7.4.5 线性 EQ 配置
      6. 7.4.6 可调节 VOD 线性范围和直流增益
      7. 7.4.7 USB3.1 模式
    5. 7.5 编程
      1. 7.5.1 用于写入 TUSB1044A I2C 寄存器的程序：
      2. 7.5.2 用于读取 TUSB1044AI2C 寄存器的程序：
      3. 7.5.3 为 I2C 读取设置起始子地址的程序：
  9. 8 寄存器映射
    1. 8.1 TUSB1044A 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 ESD 保护
      4. 9.2.4 应用曲线
    3. 9.3 系统示例
      1. 9.3.1 仅 USB 3.2（USB/DP 交替模式）
      2. 9.3.2 USB3.2 和双通道 DisplayPort
      3. 9.3.3 仅 DisplayPort
      4. 9.3.4 仅 USB3.2（USB/自定义交替模式）
      5. 9.3.5 USB3.2 和单通道自定义交替模式
      6. 9.3.6 USB3.2 和双通道自定义交替模式
      7. 9.3.7 USB3.2 和自定义交替模式 4 通道
    4. 9.4 电源相关建议
    5. 9.5 布局
      1. 9.5.1 布局指南
      2. 9.5.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

最小值 标称值 最大值 单位
I2C 时序
fSCL I2C 时钟频率 1 MHz
tBUF 启动条件和停止条件之间的总线空闲时间 0.5 µs
tHDSTA 重复启动条件后的保持时间。在这段时间后，第一个时钟脉冲被生成。 0.26 µs
tLOW I2C 时钟的低电平周期 0.5 µs
tHIGH I2C 时钟的高电平周期 0.26 µs
tSUSTA 重复 START 条件的建立时间 0.26 µs
tHDDAT 数据保持时间 0 µs
tSUDAT 数据建立时间 50 ns
tR SDA 和 SCL 信号的上升时间 120 ns
tF SDA 和 SCL 信号的下降时间 20 × (VI2C/5.5V) 120 ns
tSUSTO STOP 条件的建立时间 0.26 µs
CBUS 每个总线的容性负载 100 pF
HPDIN 和 CTL1
tCTL1_DEBOUNCE 从 H 切换到 L 时的 CTL1 和 HPDIN 去抖时间。如果低电平大于最小值，则禁用 DP 通道。 2.5 ms
USB3.1 和 DisplayPort 模式转换要求 GPIO 模式
tGP_USB_4DP 从仅 USB 3.1 模式转换到 4 通道 DisplayPort 模式（或相反方向的转换）时，CTL0 和 CTL1 的最小重叠 4 µs
上电时序
td_pg VCC(MIN) 至内部电源正常状态置为高电平有效 500 µs
tcfg_su CFG 引脚设置 350 µs
tcfg_hd CFG 引脚保持 10 µs
tctl_db CTL[1:0] 和 FLIP 引脚去抖 16 ms
tVCC_RAMP VCC 电源斜坡要求 0.1 100 ms