ZHCSX21A September   2024  – July 2025 TPLD801

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 引脚
        1. 7.3.1.1 输入模式
        2. 7.3.1.2 输出模式
        3. 7.3.1.3 上拉或下拉电阻器：
      2. 7.3.2 连接多路复用器
      3. 7.3.3 可配置使用逻辑块
        1. 7.3.3.1 2 位 LUT 宏单元
        2. 7.3.3.2 3 位 LUT 宏单元
        3. 7.3.3.3 2 位 LUT 或 D 型触发器/锁存器宏单元
        4. 7.3.3.4 具有设置/复位宏单元的 3 位 LUT 或 D 型触发器/锁存器
        5. 7.3.3.5 3 位 LUT 或管道延迟宏单元
        6. 7.3.3.6 4 位 LUT 或 8 位计数器/延迟宏单元
      4. 7.3.4 8 位计数器和延迟发生器 (CNT/DLY)
        1. 7.3.4.1 延迟模式
        2. 7.3.4.2 边沿检测器模式
        3. 7.3.4.3 复位计数器模式
      5. 7.3.5 可编程抗尖峰脉冲滤波器或边沿检测器宏单元
      6. 7.3.6 可选频率振荡器
        1. 7.3.6.1 振荡器电源模式
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
        1. 7.4.1.1 GPIO 快速充电
        2. 7.4.1.2 初始化
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.2.2 详细设计过程

  1. 在 VCC 至 GND 之间添加一个去耦电容器。此电容器需要在物理上靠近器件，在电气上靠近 VCC 和 GND 引脚。布局 部分中展示了示例布局。
  2. 验证输出端的容性负载是否 ≤ 50pF。这不是硬性限制；但是，根据设计，该限制将优化性能。这可以通过从 TPLD801 向一个或多个接收器件提供适当大小的短布线来实现。
  3. 验证输出端的电阻负载是否大于 (VCC / IO(max))Ω。这可防止超出 绝对最大额定值 中的最大输出电流。大多数 CMOS 输入具有以 MΩ 为单位的电阻负载；远大于之前计算的最小值。
  4. 逻辑门很少关注热问题；然而，可以使用应用手册 CMOS 功耗与 Cpd 计算 中提供的步骤计算功耗和热增量。