ZHCSR46D October   2022  – January 2024 MSPM0L1303 , MSPM0L1304 , MSPM0L1305 , MSPM0L1306 , MSPM0L1343 , MSPM0L1344 , MSPM0L1345 , MSPM0L1346

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
  7. 6 引脚配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
    4. 6.4 未使用引脚的连接
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  建议运行条件
    4. 7.4  热性能信息
    5. 7.5  电源电流特性
      1. 7.5.1 运行/睡眠模式
      2. 7.5.2 停止/待机模式
      3. 7.5.3 关断模式
    6. 7.6  电源时序
      1. 7.6.1 POR 和 BOR
      2. 7.6.2 电源斜坡
    7. 7.7  闪存特性
    8. 7.8  时序特性
    9. 7.9  时钟规范
      1. 7.9.1 系统振荡器 (SYSOSC)
      2. 7.9.2 低频振荡器 (LFOSC)
    10. 7.10 数字 IO
      1. 7.10.1 电气特性
      2. 7.10.2 开关特性
    11. 7.11 模拟多路复用器 VBOOST
    12. 7.12 ADC
      1. 7.12.1 电气特性
      2. 7.12.2 开关特性
      3. 7.12.3 线性参数
      4. 7.12.4 典型连接图
    13. 7.13 温度传感器
    14. 7.14 VREF
      1. 7.14.1 电压特性
      2. 7.14.2 电气特性
    15. 7.15 COMP
      1. 7.15.1 比较器电气特性
    16. 7.16 GPAMP
      1. 7.16.1 电气特性
      2. 7.16.2 开关特性
    17. 7.17 OPA
      1. 7.17.1 电气特性
      2. 7.17.2 开关特性
      3. 7.17.3 PGA 模式
    18. 7.18 I2C
      1. 7.18.1 I2C 特性
      2. 7.18.2 I2C 滤波器
      3. 7.18.3 I2C 时序图
    19. 7.19 SPI
      1. 7.19.1 SPI
      2. 7.19.2 SPI 时序图
    20. 7.20 UART
    21. 7.21 TIMx
    22. 7.22 仿真和调试
      1. 7.22.1 SWD 时序
  9. 8 详细说明
    1. 8.1  CPU
    2. 8.2  操作模式
      1. 8.2.1 不同工作模式下的功能
    3. 8.3  电源管理单元 (PMU)
    4. 8.4  时钟模块 (CKM)
    5. 8.5  DMA
    6. 8.6  事件
    7. 8.7  存储器
      1. 8.7.1 内存组织
      2. 8.7.2 外设文件映射
      3. 8.7.3 外设中断向量
    8. 8.8  闪存存储器
    9. 8.9  SRAM
    10. 8.10 GPIO
    11. 8.11 IOMUX
    12. 8.12 ADC
    13. 8.13 温度传感器
    14. 8.14 VREF
    15. 8.15 COMP
    16. 8.16 CRC
    17. 8.17 GPAMP
    18. 8.18 OPA
    19. 8.19 I2C
    20. 8.20 SPI
    21. 8.21 UART
    22. 8.22 WWDT
    23. 8.23 计时器 (TIMx)
    24. 8.24 器件模拟连接
    25. 8.25 输入/输出图
    26. 8.26 串行线调试接口
    27. 8.27 引导加载程序 (BSL)
    28. 8.28 器件出厂常量
    29. 8.29 识别
  10. 9 应用、实现和布局
    1. 9.1 典型应用
      1. 9.1.1 原理图
  11. 10器件和文档支持
    1. 10.1 器件命名规则
    2. 10.2 工具与软件
    3. 10.3 文档支持
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • DGS|28
  • RGE|24
  • DYY|16
  • RHB|32
  • RTR|16
  • DGS|20
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.1.1 原理图

TI 建议在 VDD 和 VSS 引脚之间连接 10µF 和 0.1µF 低 ESR 陶瓷去耦电容器的组合，并将这些电容器尽可能靠近其去耦的电源引脚放置（几毫米以内），以实现最小的环路面积。10µF 大容量去耦电容器是大多数应用的推荐值，但可以根据 PCB 设计和应用要求，在需要时调整该电容。例如，可以使用容量更大的电容器，但会影响电源轨斜升时间。

必须将 NRST 复位引脚上拉至 VDD（电源电平），器件才能解除复位状态，开始引导过程。对于大多数应用，TI 建议将一个外部 47kΩ 上拉电阻器与一个 10nF 下拉电容器连接，使 NRST 引脚能够由另一个器件或调试探针控制。

SYSOSC 频率校正环路 (FCL) 电路在 ROSC 引脚和 VSS 之间安装了容差为 0.1%，温度系数 (TCR) 为 25ppm/C 或更好的 100kΩ 外部电阻器。该电阻器可建立基准电流，通过校正环路稳定 SYSOSC 频率。如果使用 FCL 功能实现更高的精度，则需要该电阻器；如果未启用 SYSOSC FCL，则不需要该电阻器。如果未使用 FCL 模式，PA2 引脚可用作数字输入/输出引脚。

VCORE 引脚上需要连接一个 0.47μF 的电容，并且该电容必须靠近器件放置，与器件地之间的距离最小。请勿将其他电路连接到 VCORE 引脚。

对于 5V 容限开漏 (ODIO)，需要一个上拉电阻器为 I2C 和 UART 功能输出高电平，因为开漏 IO 仅实现了低侧 NMOS 驱动器，无高侧 PMOS 驱动器。5V 容限开漏 IO 具有失效防护功能，即使未提供 VDD 也可能有电压。


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图 9-1 基本应用原理图