ZHCSTQ4A November   2023  – March 2024 DAC39RF12 , DAC39RFS12

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特征 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：带宽和直流线性度
    12. 6.12 典型特性：单音光谱
    13. 6.13 典型特性：双音光谱
    14. 6.14 典型特性：噪声频谱密度
    15. 6.15 典型特性：线性度扫描
    16. 6.16 典型特性：调制波形
    17. 6.17 典型特性：相位和振幅噪声
    18. 6.18 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
      3. 7.5.3 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 眼图扫描流程
      4. 8.1.4 前标/后标分析流程
      5. 8.1.5 了解双边采样模式
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 发送器详细设计过程
        1. 8.2.2.1 时钟子系统详细设计过程
          1. 8.2.2.1.1 示例 1：SWAP-C 优化
          2. 8.2.2.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.2.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.2.1.4 12GHz 时钟生成
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1.1 DUC/旁路模式的启动过程

下面列出了器件的启动过程：

  1. 使用节 8.3.1 中的过程在焊球 RESET 被置为有效的情况下为器件加电。
  2. 应用 CLK，然后使 RESET 失效。
  3. 等待加载保险丝值（寄存器 FUSE_DONE 返回 1）。
  4. 设置所有操作参数（可以按任何顺序对寄存器进行编程）：
    1. 在 DUC_L 寄存器中编程内插因子。
    2. 确定总内插因子 (LT)，因为在后续步骤中需要它。除了 DES1X 模式（无内插的双边沿采样），LT = DUC_L。
    3. 确定需要多少个样本流并对 JESD_M 寄存器进行编程。
    4. 从表 7-22中选择 JESD204C 模式。确保所选模式支持先前计算的 LT 值和所需的链路层编码。此外，确保该模式支持在 JESD_M 寄存器中设置的所需流数。将模式编号编程到 JMODE 寄存器中。
    5. 对 JENC 寄存器进行编程，以选择 8b/10b 或 64b/66b 操作。
    6. 使用表 7-22和之前计算出的 LT 值来计算 R 的值。
    7. 使用表 7-17 (8b/10b) 或表 7-18 (64b/66b) 标识与 R 值和 DAC 时钟频率相匹配的行。根据这些表对 REFDIV、MPY、RATE 和 VRANGE 进行编程。
    8. 如有必要，对 LANE_SELn 进行编程，将相应的物理通道绑定到逻辑通道。如有必要，对 LANE_INV 进行编程以解决任何通道反转问题（在 PCB 上交换差分对）。
    9. 根据您所需的用途对其它常用设置进行编程（JCTRL 中的 SUBCLASS、SFORMAT、SCR）。
    10. 如果使用 8b/10b 编码，则对 KM1 寄存器进行编程以设置 K 参数。KM1 必须与链路伙伴匹配。确保遵守表 7-22中 KR 参数施加的约束。
    11. 如果需要子类 1 操作 (SUBCLASS=1)，您还必须对 RBD 进行编程。通过参考以下内容来确定 RBD 的适当值：对 RBD 进行编程。
    12. 如有必要，还可对可选的串行器/解串器参数进行编程（即 JPHY_CNTL、EQ_CNTL、EQZERO、LANE_EQn）。
    13. 对任何 DAC 或 DUC 相关寄存器进行编程，例如，设置 DAC_SRC 寄存器可将数据路由到所需的 DAC，并配置 MXMODE 可设置 DAC 输出模式。
  5. 对发送器（链路伙伴，即 FPGA 或 ASIC）进行编程，并指示发送器开始传输。
  6. 编程 JESD_EN= 1 以启动接收器。
  7. 编程 DP_EN=1 以启用数据路径。这是允许数据流至 DAC 所必需的。如果仅执行 JESD204C 诊断，则可以将 DP_EN 保留为 0。
  8. 等待 VDDDIG 电源电压重新稳定，因为电源电流瞬变可能会导致电源电压下降。80 微秒足够了，但可以根据实际测量结果进行优化。
  9. 如果 SUBCLASS=1，则需要 SYSREF 才能在接收器中建立 LMFC/LEMC 相位。执行以下过程：
    1. 使用两个单独的事务，对 SYSREF_RECV_SLEEP=0 进行编程，然后对 SYSREF_PROC_EN=1 进行编程（这二者均在寄存器 SYSREF_CNTL 中）。
    2. 将 SYSREF_SEL 编程为已知的正确值（有关如何使用 SYSREF 窗口化函数计算 SYSREF_SEL 的详细信息，请参阅 SYSREF 窗口）。
    3. 对 SYSREF_ALIGN_EN=1 进行编程。
    4. 向 SYSREF 输入施加至少五个 SYSREF 脉冲。每个 SYSREF 周期的时间段必须满足表 7-3 中的要求。
  10. 读取 JESD_STATUS寄存器以确认链路运行（JESD_STATUS = 1 中的 LINK_UP 字段）。如果 LINK_UP 字段返回 0，请验证这些项目：
    1. 如果 JESD_STATUS 中的 PLL_LOCKED 字段返回 0，请验证 PLL 设置是否正确（REFDIV、MPY、RATE 和 VRANGE）。验证 CLK 频率是否正确。
    2. 如果 SUBCLASS = 1，且 JESD_STATUS 中的 ALIGNED 字段返回 0，请验证是否已应用 SYSREF 并启用 SYSREF 处理器 SYSREF_PROC_EN。
    3. 如果以上都不是问题，则读取 LANE_STATUSn（仅读取逻辑通道 0 至 L-1 的寄存器）。确定某些通道是否无法获取代码组或块同步。如果是，请验证发送器是否已正确编程。验证是否正确对 LANE_SELn 进行了编程。考虑执行 PHY 测试以验证/优化 PHY 操作（使用 JTEST 的 PRBS 测试、眼图扫描测试或均衡器优化）。
  11. 如果需要多个 NCO 之间保持一致性，则必须使用 NCO 同步一节中所述的其中一种方法对 NCO 进行重新同步，以实现多器件/确定性同步，如果仅需要内部 NCO 相位，则使用 SPI_SYNC 和 NCO_SYNC_SRC。
  12. 要将器件配置为不同模式，请设置 DP_EN=0 和 JESD_EN=0。然后，返回到步骤 4。