ZHCSTV1A November   2023  – March 2024 DAC39RF10EF , DAC39RFS10EF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
    6. 7.6 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 发送器详细设计过程
        1. 8.2.3.1 时钟子系统详细设计过程
          1. 8.2.3.1.1 示例 1：SWAP-C 优化
          2. 8.2.3.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.3.1.4 10GHz 时钟生成
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能

当相位噪声性能至关重要时，分立式模拟 PLL (APLL) 可提供比集成示例低得多的相位噪声。代价是增加了 SWAP-C。图 8-9 展示了此类实现方案的方框图，该实现方案使用与之前讨论的 LMX2820 外部 VCO 示例相同的 Synergy Microwave 8GHz DRO。

GUID-20230306-SS0I-ZM98-F13J-7K6PFQTPSJPF-low.svg图 8-9 分立式模拟 PLL

APLL 优先于先前的示例，可避免使用数字分频器和相位检测器，从而显著降低相位噪声。它使用基于无源二极管的倍频器和混频器，这些倍频器和混频器几乎不会产生附加相位噪声。与所有合成器一样，为了获得出色性能，需要一个具有非常好的近端相位噪声且低于 APLL 环路带宽的频率基准。

在这种情况下，选择 1GHz 基准来方便对采样率进行除法，它可作为 R&S SMA100B 射频信号发生器的输出，也可作为 Wenzel Associates 的独立单元。

如前所述，APLL 不使用数字分频器或相位检测器，这会显著降低相位噪声。相反，使用无源乘法器级将基准乘以输出频率（请参阅图 8-10）。无源混频器用作相位检测器，为低噪声运算放大器环路滤波器馈送信号。DRO 输出被分离，一个输出进入 DAC 时钟分配网络，另一个输出反馈回混频器的射频端口。

GUID-20230306-SS0I-VCX7-PBJS-WPN9C1H8XN5R-low.svg图 8-10 基准乘法器链

乘法器链使用低噪声放大器、无源二极管乘法器和带通滤波器。对于电路的这一部分，关键的是低于 PLL 环路带宽的近端相位噪声。并非所有放大器都表现出良好的近距离噪声，尤其是在接近压缩或进入压缩状态时。一般而言，异质双极晶体管 (HBT) 放大器具有低闪烁噪声，并在驱动进入压缩状态时运行良好。

选择了带通滤波器以去除仅被乘法器部分抑制的 FIN 和 3 x FIN/2 谐波。在一些实现中，驱动放大器可进行滤波，以防止谐波抑制性能下降。该信号链在实验中经过优化，但可在各级之间添加额外的衰减来管理反射和放大器工作条件。

在开环 DRO 相位噪声倍增基准噪声交叉位置附近设置环路滤波器带宽，并设置阻尼因数以实现平滑的衰减，从而更大限度地降低集成相位噪声。如果需要，可以使用可选的附加反馈电容器来加速滚降（C2 大致设置为 C1 的 1/10 至 1/100）。环路滤波器元件值在此设计中是通过实验确定的。

一些实现中需要一个启动电路来帮助环路获得锁定。我们在实践中发现，只需初始上电即足以让环路启动，以便环路拉入并锁定。