ZHCSTV1A November   2023  – March 2024 DAC39RF10EF , DAC39RFS10EF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
    6. 7.6 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 发送器详细设计过程
        1. 8.2.3.1 时钟子系统详细设计过程
          1. 8.2.3.1.1 示例 1：SWAP-C 优化
          2. 8.2.3.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.3.1.4 10GHz 时钟生成
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.13 典型特性：功率耗散和电源电流

TA = +25°C 和标称电源电压下的典型值，IFS_SWITCH = 20.5mA，2 个 DAC = DAC39RF10EF，1 个 DAC = DAC39RFS10EF，每个 DAC 2 个 IQ 流，除非另有说明。

GUID-20231110-SS0I-J8VD-4QFD-RWZDF46NNTTM-low.svg
IFS_SWITCH = 20.5mA
图 6-44 功率损耗与时钟频率和数字模式间的关系
GUID-20230704-SS0I-PWNT-2W6K-Z2XFJVWHR15W-low.svg
独立于 JMODE 和内插
图 6-46 VDDA18 电流与时钟频率和 DAC 模式间的关系
GUID-20230704-SS0I-QVVF-SVL4-X7BZCMGVRWTF-low.svg
独立于 JMODE 和内插
图 6-48 VEEM18 电流与时钟频率和输出电流的关系
GUID-20230704-SS0I-XNZK-JWSQ-V1WLWGWBPF45-low.svg
独立于 JMODE 和内插
图 6-50 VDDCLK 电流与时钟频率间的关系
GUID-20231110-SS0I-SHXG-38DF-CFVLHMNLVTW8-low.svg
取决于串行器/解串器数量和波特率
图 6-52 VDDR18 电流与时钟频率和接口模式间的关系
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双路 DAC 器件
图 6-54 VDDDIG 电流与时钟频率和数字模式间的关系
GUID-20231110-SS0I-VDG4-99JH-ZGC3V338QNXX-low.svg
IFS_SWITCH = 41mA
图 6-45 功率损耗与时钟频率和数字模式间的关系
GUID-20230704-SS0I-P8SK-DGP1-Q9QD05NV4G0H-low.svg
独立于 JMODE，内插和单路/双路 DAC 器件
图 6-47 VDDCLK18 电流与时钟频率间的关系
GUID-20230704-SS0I-HH7D-F710-G00V2MCCKL46-low.svg
独立于 JMODE 和内插
图 6-49 VDDLx 电流与时钟频率间的关系
GUID-20230704-SS0I-0WC4-VT7S-VKBB9BHG10VP-low.svg
独立于 JMODE 和内插
图 6-51 VDDE 电流与时钟频率间的关系
GUID-20231110-SS0I-DRKQ-G8CJ-WCHPNZ4B6HBC-low.svg
取决于串行器/解串器数量和波特率
图 6-53 VDDT 电流与时钟频率和接口模式间的关系