ZHCU397A December 2017 – January 2022
此参考设计主要针对采用 50Ω 输入的模拟前端的设计（如前所述），而在一些使用案例（如 DSO）中，通常需要为 1MΩ 的调优提供高输入阻抗输入。BUF802 通过使用 JFET 输入单位增益缓冲器来帮助实现此要求。
需要高输入阻抗模式的数据采集系统通常遵循下述两种方法之一：定制前端 ASIC 或分立式 JFET 实施。在开发和制造定制 ASIC 或面临独特设计挑战的复杂分立式电路时，这些方法都会产生较高的成本。BUF802 通过提供一体式解决方案（更加简单且更具成本效益，同时不会牺牲性能），提供 ASIC 和基于 FET 的实施的单芯片替代品。
典型分立式实施（如图 3-2 所示）使用在复合环路中配置的精密放大器和分立式 JFET。复合环路架构的目的是将输入信号分离为低频和高频信号路径，通过两个不同的电路推动信号路径，并在输出端将其重新组合。图 3-3 中所示的复合环路架构面临的一个主要挑战是实现两条路径的顺利交错，以确保平坦的频率响应。两条路径的传输功能中的任何不匹配都将导致网络传输功能频率响应中断，从而丧失信号保真度，请参阅图 3-3。
实施分立式设计的其他缺点包含但不限于：需要处理复杂的系统响应、更高的电源轨、元件和通道不匹配、对输入和输出保护的额外补偿。如需深入了解分立式设计挑战以及 BUF802 如何帮助解决这些问题，请参阅使用 Hi-Z 缓冲器简化模拟前端设计 E2E™ 论坛。
图 3-4 显示了 TIDA-01022 全差分 AFE，其配置为 1.5GHz 的BW（带宽）应用和 50Ω 的输入阻抗。在默认配置中，AFE 无法用于实现较低频率的高阻态模式。通过在 AFE 信号链开始时实现 BUF802 复合环路，可以增加高输入阻抗模式的功能。
图 3-5 是将 BUF802 融合在现有参考设计中的 1GHz 前端设计。在信号链中增加 BUF802 可为系统提供 50GΩ || 2.4pF 的高输入阻抗，同时将初始设计的性能保持在高达 1GHz。在高阻态和 50Ω 阻抗模式间切换的功能是通过输入端的开关或继电器实现的。
通过使用 BUF802 EVM 和 TIDA-01022 硬件，可以测量信号链（带/不带 BUF802）的性能。图 3-6 至图 3-8 显示了不同性能指标。