在 DAC SRC 流程中，接收到的 ASI 总线可以首先通过采样速率转换器，因为混频或多路复用可以在主 Fs 速率下运行。默认的 DAC 流程如图 3-2 所示，其中以不同采样速率运行的 2 个 ASI 数字输入会在进行数字滤波、音量控制、插值和 DAC 驱动器之前进行混频/多路复用。与 ADC SRC 类似，用户可为这两种速率选择主要 ASI 或辅助 ASI。 图 3-2 显示了主 Fs 作为较高速率（默认模式）。

图 3-2 TAx5x1x DAC SRC 概述 - 默认模式

与 ADC 类似，用户在对 2 个信号进行混频时需要观察电平，而确定 DAC 混频系数的公式如下所示，其中 w 表示幅度的权重或比例。例如，w=0.5 表示幅度的一半，在 16 位 DAC 混频器系数中则转换为 'h2000。一些路径系数默认为 'h4000，其满量程幅度为 1。

对于主要 ASI（较高速率接口），DAC 混频器系数通过寄存器页面地址 0x11 和寄存器地址 0x08 至 0x47 进行配置；对于辅助 ASI（较低速率），则通过寄存器页面地址 0x11 和寄存器地址 0x48 至 0x57 进行配置。

对于侧链 DAC 混频器，该系统通过寄存器页面地址 0x11 和寄存器地址 0x58 至 0x77 进行配置方程式 4。