LMK1D2108
- 高性能 LVDS 时钟缓冲器系列：高达 2GHz
- 双路 1:6 差分缓冲器
- 双路 1:8 差分缓冲器
- 电源电压：1.71V 至 3.465V
- 低附加抖动：156.25MHz 下小于 12kHz 至 20MHz 范围内的 60fs RMS 最大值
- 超低相位本底噪声：-164dBc/Hz（典型值）
- 超低传播延迟：< 575ps（最大值）
- 输出延迟：20ps（最大值）
- 高摆幅 LVDS（升压模式）：500mV VOD（典型值，AMP_SEL 设置为 1 时）
- 使用 EN 引脚启用/禁用组
- 失效防护输入操作
- 通用输入接受 LVDS、LVPECL、LVCMOS、HCSL 和 CML 信号电平
- LVDS 基准电压 (VAC_REF) 适用于容性耦合输入
- 工业温度范围：–40°C 至 105°C
- 采用封装
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LMK1D2106：6mm × 6mm 40 引脚 VQFN (RHA)
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LMK1D2108：7mm × 7mm 48 引脚 VQFN (RGZ)
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LMK1D210x 时钟缓冲器将两个时钟输入（IN0 和 IN1）分配给 LMK1D2108 中的共 16 对差分 LVDS 时钟输出（OUT0 至 OUT15），以及 LMK1D2106 中的共 12 对时钟输出（OUT0 至 OUT11），通过超小延迟实现时钟分配。每个缓冲器块由一个输入和最多 6 个 (LMK1D2106) 或 8 个 (LMK1D2108) LVDS 输出组成。输入可以为 LVDS、LVPECL、HCSL、CML 或 LVCMOS。
LMK1D210x 专为驱动 50Ω 传输线路而设计。在单端模式下驱动输入时，对未使用的负输入引脚施加适当的偏置电压（请参阅Figure 8-6）。
使用控制引脚 (EN) 可以启用或禁用输出组。如果该引脚保持开路，将启用两个组输出。如果控制引脚切换至逻辑“0”，则两个组输出均被禁用（静态逻辑“0”）。如果控制引脚切换至逻辑“1”，则一个组的输出被禁用，而另一个组的输出被启用。该器件还支持失效防护功能。该器件还整合了输入迟滞，可防止在没有输入信号的情况下输出随机振荡。
该器件可在 1.8V、2.5V 或 3.3V 电源环境下工作，额定温度范围是 –40°C 至 105°C（环境温度）。
技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | LMK1D210x 低附加抖动 LVDS 缓冲器 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2022-3-17 |
设计与开发
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评估板
LMK1D1216EVM — LMK1D1216 低抖动 2:16 LVDS 风扇输出缓冲器评估模块
LMK1D1216 是一款高性能、低附加抖动的 LVDS 时钟缓冲器，具有两个差分输入和 16 个 LVDS 输出。该评估模块 (EVM) 旨在演示 LMK1D1216 的电气性能。然而，此 EVM 还可用于评估 LMK1Dxxxx 系列中的其他 48 引脚器件。为了实现出色性能，LMK1D1216EVM 配备了 50Ω SMA 连接器和阻抗控制 50Ω 微带传输线。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
订购和质量
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