CD4081B
- Medium-Speed Operation - tPLH, tPHL = 60 ns (typ.) at VDD = 10 V
- 100% tested for quiescent current at 20 V
- Maximum input current of 1 µA at 18 V over full package-temperature range: 100 nA at 18 V and 25°C
- Noise margin (full package-temperature range) =
- 1 V at VDD = 5 V
- 2 V at VDD = 10 V
- 2.5 V at VDD = 15 V
- Standardized, symmetrical output characteristics
- 5-V, 10-V, and 15-V parametric ratings
- Meets all requirements of JEDEC Tentative Standard No. 13B, "Standard Specifications for Description of 'B' Series CMOS Devices"
CD4073B Triple 3-Input AND Gate
CD4081B Quad 2-Input AND Gate
CD4082B Dual 4-Input AND Gate
Data sheet acquired from Harris Semiconductor
CD4073B, CD4081B and CD4082B AND gates, provide the system designer with direct implementation of the AND function and supplement the existing family of CMOS gates.
The CD4073B, CD4081B, and CD4082B types are supplied in 14-lead hermetic dual-in-line ceramic packages (F3A suffix), 14-lead dual-in-line plastic packages (E suffix), 14-lead small-outline packages (M, MT, M96, and NSR suffixes), and 14-lead thin shrink small-outline packages (PW and PWR suffixes).
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | CD4073B, CD4081B, CD4082B TYPES 数据表 (Rev. C) | 2003-8-21 | |||
| 应用手册 | Understanding Buffered and Unbuffered CD4xxxB Series Device Characteristics | 2001-12-3 |
设计与开发
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评估板
14-24-LOGIC-EVM — 采用 14 引脚至 24 引脚 D、DB、DGV、DW、DYY、NS 和 PW 封装的逻辑产品通用评估模块
14-24-LOGIC-EVM 评估模块 (EVM) 设计用于支持采用 14 引脚至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。
参考设计
TIDA-01051 — 针对自动测试设备优化 FPGA 利用率和数据吞吐量的参考设计
TIDA-01051 参考设计用于演示超高通道数的数据采集 (DAQ) 系统（如用在自动测试设备 (ATE) 中的系统）经过优化的通道密度、集成、功耗、时钟分配和信号链性能。利用串行器（如 TI DS90C383B）将多个同步采样 ADC 输出与多个 LVDS 线路相结合，可显著减少主机 FPGA 必须处理的引脚数量。 因此，单个 FPGA 可处理的 DAQ 通道数量显著增加，而且电路板布线的复杂度大幅降低。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| SOIC (D) | 14 | Ultra Librarian |
| TSSOP (PW) | 14 | Ultra Librarian |
| PDIP (N) | 14 | Ultra Librarian |
| SOP (NS) | 14 | Ultra Librarian |