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Technology Family ACT Supply voltage (Min) (V) 4.5 Supply voltage (Max) (V) 5.5 Number of channels (#) 8 IOL (Max) (mA) 24 IOH (Max) (mA) -24 ICC (Max) (uA) 40 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Very high speed (tpd 5-10ns), Input clamp diode Rating Catalog
Technology Family ACT Supply voltage (Min) (V) 4.5 Supply voltage (Max) (V) 5.5 Number of channels (#) 8 IOL (Max) (mA) 24 IOH (Max) (mA) -24 ICC (Max) (uA) 40 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Very high speed (tpd 5-10ns), Input clamp diode Rating Catalog
PDIP (N) 20 229 mm² 24.33 x 9.4 SOIC (DW) 20 132 mm² 12.8 x 10.3 SOP (NS) 20 98 mm² 12.6 x 7.8 SSOP (DB) 20 38 mm² 5.3 x 7.2 TSSOP (PW) 20 29 mm² 4.4 x 6.5 TSSOP (PW) 20 29 mm² 6.5 x 4.4
  • 4.5-V to 5.5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 8.5 ns at 5 V
  • Inputs Are TTL Compatible

  • 4.5-V to 5.5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 8.5 ns at 5 V
  • Inputs Are TTL Compatible

These octal buffers and line drivers are designed specifically to improve the performance and density of 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters.

The ’ACT240 devices are organized as two 4-bit buffers/drivers with separate output-enable (OE)\ inputs. When (OE)\ is low, the device passes inverted data from the A inputs to the Y outputs. When (OE)\ is high, the outputs are in the high-impedance state.

To ensure the high-impedance state during power up or power down, (OE)\ should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

These octal buffers and line drivers are designed specifically to improve the performance and density of 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters.

The ’ACT240 devices are organized as two 4-bit buffers/drivers with separate output-enable (OE)\ inputs. When (OE)\ is low, the device passes inverted data from the A inputs to the Y outputs. When (OE)\ is high, the outputs are in the high-impedance state.

To ensure the high-impedance state during power up or power down, (OE)\ should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

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类型 项目标题 下载最新的英语版本 日期
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应用手册 Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
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应用手册 CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
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应用手册 Using High Speed CMOS and Advanced CMOS in Systems With Multiple Vcc 1996年 4月 1日

设计和开发

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评估板

14-24-LOGIC-EVM — 支持 14 到 24 引脚 PW、DB、D、DW、NS、DYY 和 DGV 封装的通用逻辑 EVM

该 EVM 设计用于支持采用 14 至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。

用户指南: PDF | HTML
下载英文版本 (Rev.B): PDF | HTML
TI.com 無法提供
仿真模型

SN74ACT240 Behavioral SPICE Model

SCAM124.ZIP (7 KB) - PSpice Model
封装 引脚数 下载
PDIP (N) 20 了解详情
SO (NS) 20 了解详情
SOIC (DW) 20 了解详情
SSOP (DB) 20 了解详情
TSSOP (PW) 20 了解详情

订购和质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

支持与培训

视频