ADC12DJ800
- ADC 内核:
- 分辨率:12 位
- 最大采样率:800MSPS
- 非交错式架构
- 内部抖动可减少高次谐波
- 性能规格 (–1dBFS):
- SNR (97MHz):57.6dBFS
- ENOB (97MHz):9 位
- SFDR (97MHz):62dBFS
- 本底噪声 (–20dBFS):–146.1dBFS/Hz
- 满量程输入电压:800mVPP-DIFF
- 全功率输入带宽:GHz
- JESD204C 串行数据接口:
- 总共支持 2 至 8 个(四通道/双通道)或 1 至 4 个(单通道)串行器/解串器通道
- 最大波特率:17.16Gbps
- 64B/66B 和 8B/10B 编码模式
- 子类 1 支持确定性延迟
- 与 JESD204B 接收器兼容
- 可选的内部采样时钟生成
- 内部 PLL 和 VCO (7.2–8.2GHz)
- SYSREF 窗口可简化同步
- 四个时钟输出可简化系统时钟
- FPGA 或相邻 ADC 的参考时钟
- 串行器/解串器收发器的参考时钟
- 脉冲系统的时间戳输入和输出
- 功耗 (800MSPS):
- 四通道:415mW/通道
- 双通道:555mW/通道
- 单通道:830mW
- 电源:1.1V、1.9V
ADC12xJ800 是一系列 12 位、800MSPS 四通道/双通道/单通道模数转换器 (ADC),具有低功耗、高采样率和 12 位分辨率,非常适合用于各种多通道通信和测试系统。
6GHz 的全功率输入带宽 (-3dB) 还支持 L 频带和 S 频带的直接射频采样。
包含许多时钟功能以放宽系统硬件要求,例如带有集成压控振荡器 (VCO) 的内部锁相环 (PLL),用于生成采样时钟。提供了四个时钟输出,以便对 FPGA 或 ASIC 的逻辑和串行器/解串器进行计时。为脉冲系统提供了时间戳输入和输出。
JESD204C 串行接口通过减少印刷电路板 (PCB) 布线量来减小系统尺寸。接口模式支持 2 至 8 个通道(双通道和四通道器件)或 1 至 4 个通道(单通道器件)和高达 17.16Gbps 的串行器/解串器波特率,从而使每个应用能够实现最佳配置。
技术文档
类型 | 标题 | 下载最新的英语版本 | 日期 | |||
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* | 数据表 | ADC12xJ800 具有 JESD204C 接口的四通道/双通道/单通道 800MSPS 12 位模数转换器 (ADC) 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2024年 10月 25日 |
设计和开发
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ADC12QJ1600EVM — ADC12QJ1600 具有 JESD204C 接口的四通道 12 位 1.6GSPS ADC 评估模块
ADC12QJ1600 评估模块 (EVM) 可用于评估 ADC12QJ1600-Q1 产品。ADC12QJ1600-Q1 是一款低功耗、12 位、四通道、1.6GSPS 模数转换器 (ADC),具有缓冲模拟输入以及具有片上 PLL 的集成式数字下变频器,采用 JESD204B/C 接口。该 EVM 具有变压器耦合模拟输入,可适应各种信号源和频率。
该 EVM 上的 LMK04828 JESD204B/C 时钟生成器可以配置为提供超低抖动 ADC 器件时钟和 SYSREF,从而提供完整的 JESD204B/C 子类 1 时钟解决方案。
通过一个易于使用的软件 GUI 来控制 (...)
TSW12QJ1600EVM — ADC12QJ1600-Q1 8 通道(两个同步 4 通道)12 位 1.6GSPS JESD204C 接口 ADC 评估模块
TSW12QJ1600 评估模块 (EVM) 用于评估具有不同前端选项的 ADC12QJ1600-Q1 模数转换器 (ADC)。ADC12QJ1600-Q1 是一款 12 位 ADC,采样速率可高达每秒 1.6 千兆次采样 (GSPS),具有四个模拟输入通道。
该设计在同一印刷电路板 (PCB) 上装有两个 ADC12QJ1600-Q1 器件,可用于展示多个 ADC 同步、确定性延迟,并测试 ADC 性能。ADC 具有多个前端选项(交流耦合变压器;具有 LMH32401 的直流耦合选项)。该设计还展示了如何通过从一个 ADC 到另一个 ADC 菊链式连接 PLL (...)
PSPICE-FOR-TI — 适用于 TI 设计和模拟工具的 PSpice®
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