ZHDS335 July 2026
表 4-2 总结了 EVM 接头配置，用于连接并为各个器件的 VDD 域供电；此外，还根据所组装的器件，连接到各个输出使能 (OE)、待机 (ST) 或频率选择 (FSEL) 引脚。
| 元件 | 名称 | 说明 |
|---|---|---|
| J7、J8 | VDD | VDD 电源电压源 J7：连接引脚 3-4（默认） J8：连接引脚 1-2（默认） 默认情况下，VDD 由 USB 电源和板载 LDO 供电。 有关更多详细信息，请参阅表 4-1。 |
| J10 | VDD_Reg | VDD_Reg 电压电平 连接引脚 3-4（默认）：选择 VDD = 3.3V 连接引脚 1-2：选择 VDD = 2.5V |
| J2、J4、J9 | 振荡器引脚 1 和 2（OE 和 FSEL） | 振荡器引脚 1 (OE) 连接引脚 1-3（默认）：将 LMK6L OE 拉至 VDD，时钟输出使能 连接引脚 3-5：将 LMK6L OE 拉至 GND，时钟输出禁用 振荡器引脚 2 (FSEL) 连接引脚 2-4（默认）：将 LMK6L FSEL 拉至 VDD，输出频率 = 312.5MHz 连接引脚 4-6：将 LMK6L FSEL 拉至 GND，输出频率 = 156.25MHz 跳线已移除：LMK6L FSEL 内部偏置为中间电平，输出频率 = 625MHz |