3 栅极振铃问题的根本原因

如 图 3-1 所示，升压在 LS MOS 关闭且 HS MOS 开启时切换。此时，SW 点有一个突出的 dv/dt，如红色虚线所示：

这种电压变化 dv/dt 会通过 HS MOS 的体二极管和 Q1 的寄生电容 Cgd 产生很大的电流，可根据 方程式 1 计算：

该电流会在 Q1 栅极和 Rg 上产生明显的电压尖峰；请参阅 方程式 2：

当 HS MOS 导通时，它会在 Q1 栅极持续充电，此电流会首先导致 HS MOS 减慢充电速度，甚至使电压反相。因此，从蓝色虚线波形可以看出，Vgs 首先反相，然后将形成较大的电压尖峰，当该电压尖峰超过 MOSFET 的 Vgsth 时，如果 Q2 未完全关断，则会导致 Q1 过早断开。大电流将直接流过 MOSFET。

从 方程式 1 和 方程式 2 可以看出，降低这种风险的方法是降低 I，因此可以通过减少 Cgd 和 dv/dt 或适当地减少 Rg 来降低 MOSFET 上的这种振铃。

在设计和选择 MOSFET 时，一般可通过下列方式避免这种情况：

1. 在布局设计方面，栅源极环路可以采用开尔文连接，如 图 3-2 中所示的 LM5125A-Q1 EVM 布局设计
   图 3-2 LM5125A-Q1 EVM HO-GND 开尔文连接设计（第 5 层）
   图 3-3 LM5125A-Q1 EVM Source-SW 开尔文连接设计（第 6 层）

   如 图 3-3 所示，从栅极到 SW 的环路设计利用相邻层并采用相同的布线布局；这种方法可以更大限度地减小环路面积，从而减少感应寄生电感。

   图 3-4 PCB 叠层设计，利用 L1 和 L2 层实现小面积开关环路

   图 3-4 中的侧视图展示了在多层 PCB 结构中构成自相抵消的薄型环路这一概念。 、L2 层（GND 平面层）在 MOSFET 正下方提供了一个连接到 Q2 源极端子的紧密耦合电流返回路径。

2. 选择 MOSFET 时，请选择一个 Vgsth 更高的器件，以将振铃电压升高至开路阈值并降低风险。
3. 选择具有较小 Cgd/Cgs 比率的 MOSFET。
4. 适当地降低 Rg。
5. 栅极和源极之间的并联电容，人为地提高 Cgs。必须考虑额外的连续性损失。

除了以上几种方法外，大多数建议方案在设计中对 MOSFET 都有一些限制。因此，最简单和最有效的方法是使用 5 提出的并联电容解决方案。本文档根据结果提供了有关 LM5125A-Q1 和 LM5126A-Q1 栅极振铃设计的建议。