受影响版本

B

详细信息

当 FIFO 中的条目数小于或等于配置的突发 FIFO 阈值时，UART 会发出 μDMA 突发写入请求。如果总 FIFO 条目数仍低于配置的阈值，则会发出后续的 μDMA 写入突发请求。与 μDMA 发出结束其突发活动状态的信号相比，UART 需要一个额外的 SVT 时钟周期来更新内部 FIFO 电平。在极端情况下，根据初始 UART FIFO 电平、为突发请求配置的 FIFO 阈值、互连延迟等，UART 内的这种额外时钟延迟可能会导致生成向 μDMA 发出的虚假写入突发请求，这可能会导致 μDMA 响应此请求的最后一次或几次写入操作丢失。此问题在 UART 读取突发请求时不会发现，因为 μDMA 会等待读取完成，然后再发出读取突发结束信号。

权变措施

与 UART 配合使用时，必须将 μDMA SETBURST 配置为用于突发请求。

μDMA 仲裁数必须为 2。

对于写入突发触发器，TX FIFO 电平触发必须设置为 ≤ 1/4 空