ZHCSYZ3 September   2025 SN74LV8T573

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4.   4
  5. 3 说明
  6. 4 引脚配置和功能
  7. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 计时特点
    7. 5.7 开关特性
    8. 5.8 噪声特性
    9. 5.9 典型特性
  8. 6 参数测量信息
  9. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 三态输出
      2. 7.3.2 具有已知上电状态的锁存逻辑
      3. 7.3.3 LVxT 增强输入电压
        1. 7.3.3.1 升压转换
        2. 7.3.3.2 降压转换
      4. 7.3.4 钳位二极管结构
    4. 7.4 器件功能模式
  10. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  11. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  12. 10修订历史记录
  13. 11机械、封装和可订购信息

7.1 概述

SN74LV8T573 器件是具有三态输出的八路透明 D 型锁存器。缓冲输出使能 (OE) 输入可用于将八个输出置于正常逻辑状态（高或低逻辑电平）或高阻抗状态。在高阻抗状态下，输出既不对总线施加大量负载，也不显著驱动总线。

为了确保上电或下电期间的高阻抗状态，OE 必须通过一个上拉电阻器连接至 VCC；该电阻器的最小阻值由驱动器的电流灌入能力来决定。

OE 不影响锁存器的内部运行。当输出处于高阻抗状态时，可以保留旧数据或输入新数据。