ZHCSYC2B May   2025  – July 2026 TXE8124-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 SPI 总线时序要求
    8. 5.8 开关特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 端口
      2. 7.3.2 中断输出 (INT)
      3. 7.3.3 复位输入 (RESET)
      4. 7.3.4 总线保持
      5. 7.3.5 失效防护模式
      6. 7.3.6 软件复位广播
      7. 7.3.7 菊花链
      8. 7.3.8 多端口
      9. 7.3.9 功能寄存器映射
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
    5. 7.5 编程
      1. 7.5.1 SPI
      2. 7.5.2 SPI 数据格式
      3. 7.5.3 突发模式
      4. 7.5.4 SPI 写入
      5. 7.5.5 SPI 读取
      6. 7.5.6 SPI 菊花链
    6. 7.6 TXE8124 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
    3. 8.3 电源相关建议
      1. 8.3.1 上电复位要求
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5.7 SPI 总线时序要求

在自然通风条件下的工作温度范围内测得，SDO CLOAD = 100pF（除非另有说明）（请参阅（图 6-3））
最小值 最大值 单位
SPI 总线 - 10MHz
fSCLK SPI 时钟频率；3.3V < VCC < 5.5V 10 MHz
tCSS CS 到 SCLK 上升建立时间 50 ns
tCSH SCLK 下降至 CS 使无效保持时间 50 ns
tCSD CS 禁用时间 50 ns
tDS SDI 至 SCLK 设置时间 10 ns
tDH SDI 至 SCLK 保持时间 10 ns
tLOW SCLK 低电平时间 45 ns
tHIGH SCLK 高电平时间 45 ns
tV (SDO) SDO 有效时间 27 ns
tDIS (SDO) SDO 禁用时间 50 ns
SPI 总线 - 5MHz
fSCLK SPI 时钟频率；1.65V < VCC < 5.5V 5 MHz
tCSS CS 到 SCLK 上升建立时间 50 ns
tCSH SCLK 下降至 CS 使无效保持时间 100 ns
tCSD CS 禁用时间 100 ns
tDS SDI 至 SCLK 设置时间 10 ns
tDH SDI 至 SCLK 保持时间 10 ns
tLOW SCLK 低电平时间 90 ns
tHIGH SCLK 高电平时间 90 ns
tV (SDO) SDO 有效时间 54 ns
tDIS (SDO) SDO 禁用时间 100 ns