ZHCSYC2B May   2025  – July 2026 TXE8124-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 SPI 总线时序要求
    8. 5.8 开关特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 端口
      2. 7.3.2 中断输出 (INT)
      3. 7.3.3 复位输入 (RESET)
      4. 7.3.4 总线保持
      5. 7.3.5 失效防护模式
      6. 7.3.6 软件复位广播
      7. 7.3.7 菊花链
      8. 7.3.8 多端口
      9. 7.3.9 功能寄存器映射
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
    5. 7.5 编程
      1. 7.5.1 SPI
      2. 7.5.2 SPI 数据格式
      3. 7.5.3 突发模式
      4. 7.5.4 SPI 写入
      5. 7.5.5 SPI 读取
      6. 7.5.6 SPI 菊花链
    6. 7.6 TXE8124 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
    3. 8.3 电源相关建议
      1. 8.3.1 上电复位要求
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.3.4 总线保持

TXE8124-Q1 支持所有输入 I/O 上的均总线保持（总线保持器）功能，当系统必须进入低功耗或待机状态时，这非常有用，因为不再需要连接到低功耗状态的外部上拉或下拉电阻。该功能默认被禁用，必须通过软件编程启用。

启用总线保持功能后，I/O 会保持 I/O 上最后已知的有效电平。如果外部器件驱动逻辑 1，则 TXE8124-Q1 会激活内部总线保持上拉电阻。当控制器进入低功耗状态，使输出引脚处于高阻抗状态时，内部总线保持上拉电阻将 I/O 保持在高电平，从而避免输入悬空。当外部器件驱动逻辑 0 时也是如此，TXE8124-Q1 会激活内部总线保持下拉电阻。这还可确保 TXE8124-Q1 不会由于悬空输入上的噪声而产生中断，因为器件保持在最后已知状态。

当启用总线保持功能后，外部驱动器必须确保由于电路板上的漏电流或其他电路而导致的灌电流或拉电流（由规范上的 + 或 - 符号指示）必须满足持续电流或覆盖电流的要求。例如，如果在高电平状态下激活总线保持功能，则线路上的外部器件不得从 TXE8124-Q1 中拉出超过 IBHH(MAX) 限制的电流。如果超出该限值，电压可能会降至相应端口引脚上的 VIL(MAX) 以下并触发总线保持下拉。同样，如果总线保持必须过载，则外部器件必须能够从 TXE8124-Q1 中吸收 IBHO(MIN) 电流，以确保器件释放总线保持。

软件必须确保上拉或下拉选择不能与总线保持功能一起使用，以避免器件中出现额外的漏电流。