ZHCSOD8B November   2021  – August 2025 CDCDB400

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 失效防护输入
      2. 7.3.2 输出使能控制
      3. 7.3.3 SMBus
        1. 7.3.3.1 SMBus 地址分配
    4. 7.4 器件功能模式
      1. 7.4.1 CKPWRGD_PD# 功能
      2. 7.4.2 OE[3:0]# 和 SMBus 输出使能
      3. 7.4.3 输出压摆率控制
      4. 7.4.4 输出阻抗控制
    5. 7.5 编程
  9. 8 寄存器映射
    1. 8.1 CDCDB400 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 输出使能控制方法
        2. 9.2.2.2 SMBus 地址
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 TICS Pro
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

5.5 电气特性

VDD、VDD_R = 3.3V ± 5%，–40°C ≤ TA ≤ 85°C。典型值是 VDD = VDD_R = 3.3V，25°C 条件下的值（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电流消耗
IDD_R 内核电源电流 工作模式。 CKPWRGD_PD# = 1 8.5 mA
断电模式。CKPWRGD_PD# = 0 2
IDD IO 电源电流 禁用所有输出 18 mA
所有输出有效，100MHz（每个输出） 8.5
断电模式。CKPWRGD_PD# = 0 1.5
时钟输入
fIN 输入频率 50 100 250 MHz
VIN 输入电压摆幅 CLKIN_P 和 CLKIN_N 之间的差分电压(1) 200 2300 mVDiff-peak
dV/dt 输入电压边沿速率 输入摆幅的 20% - 80% 0.7 V/ns
DVCROSS VCROSS 的总变化 VCROSS 的总变化 140 mV
DCIN 输入占空比 40 60 %
CIN 输入电容(2) CLKIN_P 和 CLKIN_N 引脚之间的差分电容 2.2 pF
CLOCK OUTPUT
fOUT 输出频率 50 100 250 MHz
COUT 输出电容(1) CKx_P 和 CKx_N 引脚之间的差分电容 4 pF
VOH 输出高电压 单端(2)(3) 225 270 mV
VOL 输出低电压 10 150
VHIGH 输出高电压 在 DB800ZL 内定义的交流负载中测量 660 850
VLOW 输出低电压 在 DB800ZL 内定义的交流负载中测量 -150 150
VMAX 最大输出电压 在 DB800ZL 内定义的交流负载中测量 1150
VCROSS 交叉点电压 (3)(4) 130 200
VCROSSAC 交叉点电压（交流负载） 在 DB800ZL 内定义的交流负载中测量 250 550
DVCROSS VCROSS 的总变化 VCROSS 的变化(3)(4) 35 140
Vovs 过冲电压 (3) VOH+75
Vovs(AC) 过冲电压（交流负载） 在 DB800ZL 内定义的交流负载中测量 VHIGH+300
Vuds 下冲电压 (3) VOL–75
Vuds(AC) 下冲电压 在 DB800ZL 内定义的交流负载中测量 VLOW–300 mV
Vrb 回铃电压 在 DB800ZL 内定义的交流负载中测量并取自单端波形。 在 DB800ZL 内定义的交流负载中测量并取自单端波形。 -0.2 0.2 V
ZDIFF 差分阻抗（默认设置，85Ω） 在 VOL/VOH 测得 81 85 89 Ω
差分阻抗（输出阻抗选择位 = 1，100Ω）  在 VOL/VOH 测得 95 100 105
ZDIFF_CROSS 差分阻抗（默认设置，85Ω） 在 VCROSS 测得 68 85 102
差分阻抗（输出阻抗选择位 = 1，100Ω） 在 VCROSS 测得 80 100 120
tEDGE 差分边沿速率 在 VCROSS 附近测得 (±150mV)(7) 2 4 V/ns
DtEDGE 边沿速率匹配 在 VCROSS 测得 (±150mV)(7) 20 %
tSTABLE 电源正常状态置位至稳定时钟输出 CKPWRGD_PD# 引脚从 0 转换为 1，fIN = 100MHz 当正输出达到 0.2V 时测得 1.8 ms
tDRIVE_PD# 电源正常状态置位至输出驱动为高电平 CKPWRGD_PD# 引脚从 0 转换为 1，fIN = 100MHz 当正输出达到 0.2V 时测得 300 µs
tOE 输出使能置位至稳定时钟输出 OEx# 引脚从 1 转换为 0 10 CLKIN 周期
tOD 输出使能取消置位至无时钟输出 OEx# 引脚从 0 转换为 1 10
tPD 断电置位至无时钟输出 CKPWRGD_PD# 引脚从 1 转换为 0 3
tDCD 占空比失真 差分；fIN = 100MHz，fIN_DC = 50% -1 1 %
tDLY 传播延迟 (5) 0.5 3 ns
tSKEW 输出之间偏移 (6) 50 ps
tDELAY(IN-OUT) 输入到输出延迟变化 100MHz 时在整个电压和温度范围内的输入到输出延迟变化 -250 250 ps
JCKx_PCIE(7) DB2000QL 的附加抖动 DB2000QL 滤波器，适用于1.5V/ns 处 200mV 差分摆幅的输入 38 fs，RMS
PCIe7.0 的附加抖动 PCIe7.0 滤波器 PCIe7.0 滤波器 11.3
PCIe6.0 的附加抖动 PCIe6.0 滤波器 16.1
PCIe5.0 的附加抖动 PCIe5.0 滤波器 PCIe5.0 滤波器 26.4
PCIe4.0 的附加抖动 输入时钟压摆率 ≥ 1.8V/ns 63.0
JCKx_PCIE(7) PCIe3.0 的附加抖动 PLL BW = 2 至 5MHz；CDR = 10MHz 输入时钟压摆率 ≥ 0.6V/ns 0.1 ps RMS
JCKx 附加抖动 fIN = 100MHz；压摆率 ≥ 3V/ns；12kHz 至 20MHz 积分带宽。 100 160 fs，RMS
NF 本底噪声 fIN = 100MHz；fOffset ≥ 10MHz 输入时钟压摆率 ≥ 3V/ns -160 -155 dBc/Hz
SMBUS 接口，OEx#，CKPWRGD_PD#
VIH 高电平输入电压 2.0 V
VIL 低电平输入电压 0.8
IIH 输入漏电流 具有内部上拉/下拉电阻 GND ≤ VIN ≤ VDD -30 30 µA
IIL 输入漏电流 具有内部上拉/下拉电阻 GND ≤ VIN ≤ VDD -30 30 µA
IIH 输入漏电流 无内部上拉/下拉电阻 GND ≤ VIN ≤ VDD -5 5 µA
IIL 输入漏电流 无内部上拉/下拉电阻 GND ≤ VIN ≤ VDD -5 5 µA
CIN 输入电容 4.5 pF
COUT 输出电容 4.5 pF
3-LEVEL 数字接口 (SADR0)
VIH 高电平输入电压 2.3 V
VIM 中电平输入电压 1.25 VDD/2 1.725
VIL 低电平输入电压 0.85
IIH 输入漏电流 具有内部上拉/下拉电阻 VIN = VDD -30 30 µA
IIL 输入漏电流 具有内部上拉/下拉电阻 VIN = GND -30 30 µA
CIN 输入电容(1) 4.5 pF
(1) 电压摆幅包括过冲。
(2) 未经量产测试。由设计和特性验证。
(3) 在直流测试负载中测得。
(4) 当 CKx_P = CKx_N（相对于系统接地）时，VCROSS 是单端电压。当 CKx_P 上升时，仅在 CKx 的上升沿有效。
(5) 从 CLK_IN 的上升沿测量到任何 CKx 输出。
(6) 从任何 CKx 输出的上升沿测量到任何其他 CKx 输出。
(7) 在交流测试负载中测得。