ZHCSM95C July   2021  – August 2025 CDCDB800

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 失效防护输入
      2. 7.3.2 输出使能控制
      3. 7.3.3 SMBus
        1. 7.3.3.1 SMBus 地址分配
    4. 7.4 器件功能模式
      1. 7.4.1 CKPWRGD_PD# 功能
      2. 7.4.2 OE[7:0]# 和 SMBus 输出使能
      3. 7.4.3 输出压摆率控制
      4. 7.4.4 输出阻抗控制
    5. 7.5 编程
  9. 8 寄存器映射
    1. 8.1 CDCDB800 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 输出使能控制方法
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 TICS Pro
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

4 引脚配置和功能



图 4-1 CDCDB800 RSL 封装48 引脚 VQFN顶视图
表 4-1 引脚功能 CDCDB800
引脚类型(2)说明
名称编号
输入时钟
CLKIN_P4ILP-HCSL 差分时钟输入。通常直接连接至时钟源的差分输出。
CLKIN_N5I
输出时钟
CK0_P13OLP-HCSL 通道 0 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK0_N14O
CK1_P16OLP-HCSL 通道 1 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK1_N17O
CK2_P21OLP-HCSL 通道 2 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK2_N

22

O
CK3_P25OLP-HCSL 通道 3 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK3_N26O
CK4_P28OLP-HCSL 通道 4 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK4_N29O
CK5_P32OLP-HCSL 通道 5 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK5_N33O
CK6_P35OLP-HCSL 通道 6 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK6_N36O
CK7_P39OLP-HCSL 通道 7 的差分时钟输出。通常直接连接至 PCIe 差分时钟输入。如果未使用，可以将其保持连接状态。
CK7_N40O
管理和控制(1)
CKPWRGD_PD#1I、S、PD时钟电源正常和断电多功能输入引脚及内部 180kΩ 下拉电阻。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。PWRGD 首次置为高电平后，该引脚变为 PD 引脚，并且该引脚控制断电模式：
低电平：断电模式，所有输出通道处于三态。
高电平：正常运行模式。
OE0#
11I、S、PD具有内部 180kΩ 下拉电阻的通道 0 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 0。
高电平：禁用输出通道 0。
OE1#
18I、S、PD具有内部 180kΩ 下拉电阻的通道 1 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 1。
高电平：禁用输出通道 1。
OE2#23I、S、PD具有内部 180kΩ 下拉电阻的通道 2 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 2。
高电平：禁用输出通道 2。
OE3#24I、S、PD具有内部 180kΩ 下拉电阻的通道 3 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 3。
高电平：禁用输出通道 3。
OE4#30I、S、PD具有内部 180kΩ 下拉电阻的通道 4 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 4。
高电平：禁用输出通道 4。
OE5#
31I、S、PD具有内部 180kΩ 下拉电阻的通道 5 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 5。
高电平：禁用输出通道 5。
OE6#37I、S、PD具有内部 180kΩ 下拉电阻的通道 6 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 6。
高电平：禁用输出通道 6。
OE7#41I、S、PD具有内部 180kΩ 下拉电阻的通道 7 输出使能，低电平有效。通常连接到微控制器的 GPIO。如果未使用，可以将其保持连接状态。
低电平：启用输出通道 7。
高电平：禁用输出通道 7。
SMBus 和 SMBus 地址
SMBDAT6I/OSMBus 接口的数据引脚。通常使用外部上拉电阻上拉至 3.3V VDD。建议的上拉电阻值为 > 8.5k。
SMBCLK7ISMBus 接口的时钟引脚。通常使用外部上拉电阻上拉至 3.3V VDD。建议的上拉电阻值为 > 8.5k。

SMBWRTLOCK

46I，PDSMBWRTLOCK：禁用 SMBus 上的写入命令。当 SMBWRTLOCK 被置位时，所有写入都将被忽略（读取不受影响）。内部 180kΩ 下拉电阻，高电平有效。
启用 0 = SMBus 写入。
已禁用 1 = SMBus 写入。
电源电压和接地
GNDR2G接地。
VDDR3P输入时钟接收器的电源输入。连接至 3.3V 电源轨，并使用电容器去耦至 GND。将 0.1µF 电容器放置在靠近电源和接地之间每个电源引脚的位置。
VDD10、15、19、27、34、38、42、44P用于输出通道和内核电压的 3.3V 电源。
GNDDAPG接地。将接地焊盘连接到系统接地端。
无连接
NC8、9、12、20、43、45—不要连接到 GND 或 VDD。
NC47、48—无连接。引脚可以连接到 GND、VDD，或以其他方式连接到绝对最大额定值中规定的电源电压范围内的任何电位。
(1) 引脚名称末尾的“#”符号表示当信号处于低电压电平时，处于运行状态。当“#”不存在时，该信号为高电平有效。
(2) 下面的定义定义了每个引脚的 I/O 类型。
  • I = 输入
  • O = 输出
  • I/O = 输入/输出
  • PU / PD = 内部 180kΩ 上拉/下拉电阻网络偏置至 VDD/2
  • PD = 内部 180kΩ 下拉电阻
  • S = 硬件配置引脚
  • P = 电源
  • G = 接地