ZHCSFD6H July   2016  – July 2026 DP83822H , DP83822HF , DP83822I , DP83822IF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  时序要求，上电时序
    7. 6.7  时序要求、在 XI 时钟不稳定时加电
    8. 6.8  时序要求、复位时序
    9. 6.9  时序要求、串行管理时序
    10. 6.10 时序要求、100Mbps MII 发送时序
    11. 6.11 时序要求、100Mbps MII 接收时序
    12. 6.12 时序要求、10Mbps MII 发送时序
    13. 6.13 时序要求、10Mbps MII 接收时序
    14. 6.14 时序需求、RMII 发送时序
    15. 6.15 时序需求、RMII 接收时序
    16. 6.16 时序要求，RGMII
    17. 6.17 正常链路脉冲时序
    18. 6.18 自动协商快速链路脉冲 (FLP) 时序
    19. 6.19 10BASE-Te Jabber 时序
    20. 6.20 100BASE-TX 发声延时时序
    21. 6.21 100BASE-TX 接收延时时序
    22. 6.22 时序图
    23. 6.23 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 节能以太网
        1. 7.3.1.1 EEE 概述
        2. 7.3.1.2 EEE 协商
      2. 7.3.2 局域网唤醒数据包检测
        1. 7.3.2.1 魔术包结构
        2. 7.3.2.2 魔术包示例
        3. 7.3.2.3 局域网唤醒配置和状态
      3. 7.3.3 IEEE 1588 时间戳的帧起始监测
      4. 7.3.4 时钟输出
    4. 7.4 器件功能模式
      1. 7.4.1  MAC 接口
        1. 7.4.1.1 媒体独立接口 (MII)
        2. 7.4.1.2 简化媒体独立接口 (RMII)
        3. 7.4.1.3 RMII 中继器模式
        4. 7.4.1.4 简化千兆位媒体独立接口（RGMII）
      2. 7.4.2  串行管理接口
        1. 7.4.2.1 扩展寄存器空间访问
        2. 7.4.2.2 写入地址操作
        3. 7.4.2.3 读取地址操作
        4. 7.4.2.4 写入（无后增量）操作
        5. 7.4.2.5 读取（无后增量）操作
        6. 7.4.2.6 写入（有后增量）操作
        7. 7.4.2.7 读取（有后增量）操作
        8. 7.4.2.8 示例写入操作（无后增量）
        9. 7.4.2.9 示例读取操作（无后增量）
      3. 7.4.3  100BASE-TX
        1. 7.4.3.1 100BASE-TX 变送器
          1. 7.4.3.1.1 代码组编码和注入
          2. 7.4.3.1.2 扰频器
          3. 7.4.3.1.3 NRZ 到 NRZI 编码器
          4. 7.4.3.1.4 二进制到 MLT-3 转换器
        2. 7.4.3.2 100BASE-TX 接收器
      4. 7.4.4  100BASE-FX
        1. 7.4.4.1 100BASE-FX 发送
        2. 7.4.4.2 100BASE-FX 接收
      5. 7.4.5  10BASE-Te
        1. 7.4.5.1 静噪
        2. 7.4.5.2 正常链路脉冲检测和生成
        3. 7.4.5.3 Jabber
        4. 7.4.5.4 工作链路链极性检测和校正
      6. 7.4.6  自动协商（速度/双工选择）
      7. 7.4.7  自动 MDIX 分辨率
      8. 7.4.8  环回模式
        1. 7.4.8.1 近端环回
        2. 7.4.8.2 MII 环回
        3. 7.4.8.3 PCS 环回
        4. 7.4.8.4 数字环回
        5. 7.4.8.5 模拟环回
        6. 7.4.8.6 远端（反向）环回
      9. 7.4.9  BIST 配置
      10. 7.4.10 电缆诊断
        1. 7.4.10.1 TDR
      11. 7.4.11 快速链路断开功能
    5. 7.5 编程
      1. 7.5.1 硬件自举配置
      2. 7.5.2 LED 配置
      3. 7.5.3 PHY 地址配置
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 TPI 网络电路
        1. 9.2.1.1 设计要求
        2. 9.2.1.2 详细设计过程
        3. 9.2.1.3 应用曲线
      2. 9.2.2 光纤网络电路
        1. 9.2.2.1 设计要求
          1. 9.2.2.1.1 时钟要求
            1. 9.2.2.1.1.1 振荡器
            2. 9.2.2.1.1.2 晶体
        2. 9.2.2.2 详细设计过程
          1. 9.2.2.2.1 MII 布局指南
          2. 9.2.2.2.2 RMII 布局指南
          3. 9.2.2.2.3 RGMII 布局指南
          4. 9.2.2.2.4 MDI 布局指南
        3. 9.2.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 电源特性
    4. 9.4 布局
      1. 9.4.1 布局指南
        1. 9.4.1.1 信号布线
        2. 9.4.1.2 返回路径
        3. 9.4.1.3 变压器布局
          1. 9.4.1.3.1 变压器推荐
        4. 9.4.1.4 金属浇注
        5. 9.4.1.5 PCB 层堆叠
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

5 引脚配置和功能

DP83822HF DP83822IF DP83822H DP83822I RHB 封装 32 引脚 VQFN顶视图图 5-1 RHB 封装
32 引脚 VQFN
顶视图
表 5-1 引脚功能
引脚 类型(1) 说明
名称 编号
MAC 接口
TX_CLK 2 O、Hi-Z MII 发送时钟：MII 发送时钟提供速度为 100Mbps 的 25MHz 基准时钟和速度为 10Mbps 的 2.5MHz 基准时钟。请注意，在 MII 模式下，该时钟具有以基准时钟为基准的恒定相位。需要这种恒定相位的应用可以使用此功能。
高阻态 在 RMII 模式下未使用
I，PD RGMII 发送时钟：该时钟从 MAC 层提供给 PHY。以 100Mbps 速度运行时，该时钟必须为 25MHz。以 10Mbps 速度运行时，该时钟必须为 2.5MHz。
注意：复位期间，TX_CLK 为输出引脚，且该引脚上驱动低电平。仅当器件退出复位状态后，TX_CLK 才配置为输入。
TX_EN/TX_CTRL 3 I，PD 发送使能：TX_EN 出现在 TX_CLK 的上升沿。TX_EN 表示在 MII 模式下的 TX_D[3:0] 上和 RMII 模式下的 TX_D[1:0] 上存在有效数据输入。TX_EN 是高电平有效信号。
RGMII 发送控制：TX_CTRL 将发送使能和发送错误信号组合在一起。TX_EN 在 TX_CLK 的上升沿出现，TX_ER 在 TX_CLK 的下降沿出现。
TX_D0 4 I，PD 发送数据：在 MII 模式下，从 MAC 接收的发送数据半字节与 TX_CLK 的上升沿同步。在 RMII 模式下，从 MAC 接收的 TX_D[1:0] 与基准时钟上升沿同步。在 RGMII 模式下，从 MAC 接收的发送数据半字节与 TX_CLK 的上升沿同步。
TX_D1 5
TX_D2 6
TX_D3 7
RX_CLK 25 O MII 接收时钟：MII 接收时钟提供速度为 100Mbps 的 25MHz 基准时钟和速度为 10Mbps 的 2.5MHz 基准时钟，该时钟源自接收的数据流。
在 RMII 模式下未使用
RGMII 接收时钟：RGMII 接收时钟提供速度为 100Mbps 的 25MHz 基准时钟和速度为 10Mbps 的 2.5MHz 基准时钟，该时钟源自接收的数据流。
RX_DV / RX_CTRL 26 O、S-PD 接收数据有效：该引脚表示 MII 模式的 RX_D[3:0] 上和 RMII 模式的 RX_D[1:0] 上存在有效数据，无论载波侦听情况如何。
RGMII 接收控制：RX_CTRL 将接收数据有效信号与接收错误信号组合在一起。RX_DV 在 RX_CLK 的上升沿出现，RX_ER 在 RX_CLK 的下降沿出现。
RX_ER 28 O、S-PU 接收错误：该引脚指示在 MII 和 RMII 模式下接收到的数据包中检测到错误符号。在 MII 模式下，RX_ER 与 RX_CLK 的上升沿同步置为高电平。在 RMII 模式下，RX_ER 与基准时钟的上升沿同步置为高电平。在 MII 或 RMII 模式下，MAC 不需要使用该引脚，因为 PHY 会在发生接收错误时损坏数据。
在 RGMII 模式下未使用
RX_D0 30 O、S-PD 接收数据：对电缆上接收的符号进行解码并呈现到这些引脚上（与 RX_CLK 的上升沿同步）。RX_DV 置为有效时，该引脚包含有效数据。在 MII 和 RGMII 模式下会接收半字节 RX_D[3:0]。在 RMII 模式下会接收 2 位 RX_D[1:0]。PHY 地址引脚 PHY_AD[4:1] 与 RX_D[3:0] 进行多路复用并被下拉。PHY_AD[0]（地址的 LSB）与引脚 29 上的 COL 进行多路复用并被上拉。如果不存在外部上拉或下拉，则默认 PHY 地址为 0x01。
RX_D1 31
RX_D2 32
RX_D3/GPIO3 1
CRS/CRS_DV 27 O、S-PU 载波侦听：在 MII 模式下，当接收或发送介质非空闲时，该引脚置为高电平。
载波侦听/接收数据有效：在 RMII 模式下，该引脚结合了 RMII 载波与接收数据有效指示。
在 RGMII 模式下未使用
COL/GPIO2 29 I/O、S-PU 冲突检测：对于全双工模式，这个引脚一直为低电平。在半双工模式下，只有当发送和接收介质都非空闲时，此引脚才置为高电平。
在 RMII 模式下未使用
串行管理接口
MDC 20 I，PD 管理数据时钟：MDIO 串行管理输入/输出数据的同步时钟。该时钟可以与 MAC 发送与接收时钟异步。最大时钟速率为 25MHz。没有最低时钟速率。
MDIO 19 I/O 管理数据 I/O：双向管理数据信号（可由管理站或 PHY 提供）。该引脚需要一个 2.2kΩ 上拉电阻器。
INT/PWDN_N 8 I/O，OD 中断/断电：要将该引脚配置为断电或中断，需要访问寄存器。该引脚的默认功能是断电。当该引脚配置为断电功能时，该引脚上的低电平有效信号会将器件置于断电模式。
如果该引脚配置为中断引脚，则会在发生中断条件时将该引脚置位为低电平。该引脚具有带弱内部上拉电阻的漏极开路输出。某些应用可能需要外部上拉电阻器。
RESET_N 18 I，PU 复位：该引脚为低电平有效复位输入，用于初始化或重新初始化 PHY 的所有内部寄存器。将该引脚置为低电平（至少 10μs），可强制执行复位过程。
时钟接口
XI 23 I 晶体/振荡器输入
MII 基准时钟：基准时钟 25MHz ± 100ppm 容差晶振或振荡器输入。该器件支持通过引脚 XI 和 XO 连接的外部晶体谐振器，或仅连接至引脚 XI 且 XO 悬空的外部 CMOS 级振荡器。
RMII 基准时钟：RMII 从模式下的基准时钟 50MHz ±100ppm 容差的 CMOS 级振荡器。RMII 主模式下的基准时钟 25MHz ±100ppm 容差的晶体或振荡器。
RGMII 基准时钟：基准时钟 25MHz ±100ppm 容差的晶体或振荡器输入。该器件支持通过引脚 XI 和 XO 连接的外部晶体谐振器，或仅连接至引脚 XI 且 XO 悬空的外部 CMOS 级振荡器。
XO 22 O 晶体输出：基准时钟输出。XO 引脚仅用于晶振。CMOS 级振荡器与 XI 相连时，该引脚必须悬空。
GPIO 和 LED 接口
LED_0 17 O、S-PU 功能 1（默认）：链路指示，LED 指示链路状态。当链路良好时，LED 亮起。当链路断开时，LED 熄灭。
功能 2：ACT 指示，LED 除了指示链路状态外，还指示发送和接收活动。当链路正常时，LED 亮起。当发送器或接收器处于活动状态时，LED 将闪烁。
LED_1 / GPIO1 24 I/O、S-PD 功能 1（默认）：该引脚处于三态。
功能 2：速度指示，LED 指示链路速度。如果速度为 100Mbps，LED 亮起。如果速度为 10Mbps，LED 熄灭。当 LED 连接到该引脚时，需要外部拉电阻器。
GPIO1：使用寄存器访问时，可将该引脚用作 GPIO。
信号检测：该引脚在 100BASE-FX 模式下用作信号检测引脚，并与光收发器连接。信号检测高电平为 VDDIO 电压电平。
COL/GPIO2 29 I/O、S、PU MII 模式：在全双工模式下运行时，COL 引脚可用于驱动 LED。配置 LED 需要访问寄存器。
RMII 模式：使用寄存器访问功能时，可将该引脚用作 LED。
RGMII 模式：使用寄存器访问功能时，可将该引脚用作 LED。
GPIO2：使用寄存器访问功能时，可将该引脚用作 GPIO。
RX_D3/GPIO3 1 I/O、S-PD MII 模式：RX_D3 保持为 RX_D3，因为该引脚在 MII 模式下是必需的。
RMII 模式：RX_D3 引脚可配置为驱动 LED。配置 LED 需要访问寄存器。
RGMII 模式：RX_D3 保持为 RX_D3，因为该引脚在 RGMII 模式下是必需的。
GPIO3：使用寄存器访问功能时，可将该引脚用作 GPIO。
媒体相关接口
TD_M 11 A 差分发送输出 (PMD)：这些差分输出可以自动配置为 10BASE-Te、100BASE-TX 或 100BASE-FX 信令，也可以强制进入特定信令模式。
TD_P 12
RD_M 9 A 差分接收输入 (PMD)：这些差分输入可自动配置为接受 10BASE-Te、100BASE-TX 或 100BASE-FX 信令，也可以强制进入特定信令模式。
RD_P 10
电源和接地引脚
VDDIO 21 P I/O 电源：3.3V、2.5V 或 1.8V
AVD 14 P 模拟电源：3.3V 或 1.8V
GND 接地焊盘
 P 接地
RBIAS 16 I 偏置电阻器连接。必须在 RBIAS 引脚到 GND 之间连接一个 4.87kΩ ±1% 的电阻器。
其他引脚
NC 13 NC 保持悬空
NC 15 NC 保持悬空
LED_1 / GPIO1 24 I/O、S-PD 该引脚在不使用时可保持悬空。当 LED 连接到该引脚时，需要外部拉电阻器。
(1) 下面的定义规定了每个引脚的 I/O 单元的功能性。
  • 类型：I - 输入
  • 类型：O - 输出
  • 类型：I/O - 输入/输出
  • 类型 OD - 漏极开路
  • 类型：PD、PU - 内部下拉/上拉
  • 类型：S-PU、S-PD - 自举引脚（所有自举引脚都具有弱内部上拉或下拉电阻。如果需要更改默认的自举值，必须使用外部 2.2kΩ 电阻器）
表 5-2 复位期间的 IO 引脚状态
引脚名称 编号 类型 PU/PD/HiZ
MDIO 19 I 高阻态
MDC 20 I PD
INT_N 8 I PU
RESET_N 18 — —
TX_CLK(1) 2 O PD
TX_EN 3 I PD
TX_D3 7 I PD
TX_D2 6 I PD
TX_D1 5 I PD
TX_D0 4 I PD
LED_0 17 自举 PU
LED_1 24 自举 PD
CRS 27 自举 PU
COL 29 自举 PU
RX_ER 28 自举 PU
RX_DV 26 自举 PD
RX_D3 1 自举 PD
RX_D2 32 自举 PD
RX_D1 31 自举 PD
RX_D0 30 自举 PD
RX_CLK 25 O PD
(1) 复位期间，TX_CLK 为输出引脚，且 TX_CLK 上驱动低电平。在 RGMII 模式下，一旦器件退出复位状态，Tx_CLK 就会配置为输入。