ZHCSEJ1C December   2015  – September 2024 TPS7H3301-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 VTT/VO 灌电流和拉电流稳压器
      2. 7.3.2 基准输入 (VDDQSNS)
      3. 7.3.3 基准输出 (VTTREF)
      4. 7.3.4 EN Control (EN)
      5. 7.3.5 电源正常功能 (PGOOD)
      6. 7.3.6 VTT 电流保护
      7. 7.3.7 VIN UVLO 保护
      8. 7.3.8 热关断
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 VDD/VIN 电容器
        2. 8.2.2.2 VLDO 输入电容器
        3. 8.2.2.3 VTT 输出电容器
        4. 8.2.2.4 VTTSNS 连接
        5. 8.2.2.5 低 VIN 应用
        6. 8.2.2.6 S3 和伪 S5 支持
        7. 8.2.2.7 跟踪启动和关断
        8. 8.2.2.8 VTT DIMM 或模块应用的输出容差注意事项
        9. 8.2.2.9 LDO 设计指南
      3. 8.2.3 应用曲线
  10.   电源相关建议
  11. 9 布局
    1. 9.1 布局指南
    2. 9.2 布局示例
    3. 9.3 散热注意事项
  12. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  13.   机械、封装和可订购信息

8.2.2.8 VTT DIMM 或模块应用的输出容差注意事项

TPS7H3301-SP 专门设计用于为存储器终端电源轨供电（如图 8-5 所示）。DDR 存储器终端结构决定了 VTT 轨的主要特性，可以灌/拉电流来维持合理的 VTT 容差。有关单个存储器单元的典型特性，请参阅图 8-6。

TPS7H3301-SP 采用 TPS7H3301-SP 的 DDR3 VTT DIMM/模块的典型应用图图 8-5 采用 TPS7H3301-SP 的 DDR3 VTT DIMM/模块的典型应用图
TPS7H3301-SP DDR 物理信号系统 SSTL 信号图 8-6 DDR 物理信号系统 SSTL 信号

在图 8-6 中，当 Q1 导通、Q2 关断时：

  • 电流从 VDDQ 通过终端电阻器流向 VTT。
  • VTT 灌入电流。

在图 8-6 中，当 Q2 导通、Q1 关断时：

  • 电流从 VTT 通过终端电阻器流向 GND。
  • VTT 拉取电流。

由于 VTT 的精度直接影响存储器信号完整性，因此必须了解 VTT 的容差要求。基于适用于 DDR 和 DDR2 的 JEDEC VTT 规范。有关详细信息和 JEDEC 相关规范，请参阅表 8-2。

VTTREF – 40mV < VTT < VTTREF + 40mV，适用于直流和交流条件

规范本身表明 VTT 必须跟踪 VTTREF 才能实现适当的信号调节。

TPS7H3301-SP 可确保稳压器输出电压：

VTTREF – 34mV < VTT < VTTREF + 34mV（适用于直流和交流条件），–3A < IVTT < 3A

稳压器输出电压在稳压器侧进行测量，而不是在负载侧进行测量。该容差适用于 DDR、DDR2、DDR3 和低功耗 DDR3/DDR4 应用（有关详细信息，请参阅表 8-2）。为了满足稳定性要求，需要使用最小 470μF 的输出电容，应结合使用钽电容器和陶瓷电容器。考虑到 MLCC 电容器的实际容差，与 3 × 150µF 低 ESR 钽电容器并联的四个或更多 4.7μF 陶瓷电容器足以满足上述要求。对于 ESR 较大的钽电容器而言，需要使用多个与陶瓷电容器并联的钽电容器，以满足系统需求。

表 8-2 DDR、DDR2、DDR3 和 LP DDR3 端接技术与差异
DDRDDR2DDR3低功耗 DDR3 (DDR3L)
FSB 数据速率200、266、333 和 400MHz400、533、677 和 800MHz800、1066、1330 和 1600MHz与 DDR3 相同
终端对于所有信号，主板端接至 VTT对于数据组采用片上端接。VTT/VO 用于地址、命令和控制信号的端接。对于数据组采用片上端接。VTT/VO 用于地址、命令和控制信号的端接。与 DDR3 相同
终止电流需求最大瞬态灌电流和拉电流高达 2.6A 至 2.9A要求不高
  • 只有 34 个信号（地址、命令、控制）连接至 VTT/VO
  • ODT 处理数据信号
突发电流小于 1A		要求不高
  • 只有 34 个信号（地址、命令、控制）连接至 VTT/VO
  • ODT 处理数据信号
突发电流小于 1A		与 DDR3 相同
电压电平2.5V 内核和 I/O 1.25V VTT1.8V 内核和 I/O 0.9V VTT1.5V 内核和 I/O 0.75V VTT1.35V 内核和 I/O 0.68V VTT
相关 JEDEC 规范JESD79F (SSTL_2 JESD8-9B)DDR2 JESD79-2F (SSTL_18 JESD8-15)DDR3 JESD79-3FDDR3L JESD79-3-1A.01

TPS7H3301-SP 是一款由 Gm 驱动的 LDO。基准输入和输出稳压器之间的压降由器件的跨导和输出电流决定。典型的 Gm 在 3A 电流下为 250S，并会相对于负载发生变化，以节省静态电流（即 Gm 在空载条件下非常低）。Gm LDO 稳压器是单极系统。由于 Gm 的带宽性质，其电压环路的单位增益带宽仅由输出电容决定（请参阅方程式 1）。

方程式 1. TPS7H3301-SP

其中

  • fUGBW 是单位增益带宽
  • Gm 是跨导
  • COUT 是输出电容

对于输出大容量电容器要求，此类稳压器有两项限制。为了保持稳定性，输出电容器 ESR 影响的零点位置应大于电流环路的 –3dB 点。此约束意味着设计中不应使用具有更高 ESR 的电容器。此外，应该很好地了解陶瓷电容器的阻抗特性，以防止由于大 ESL、输出电容器和 VTT/VO 引线的寄生电感而导致 Gm –3dB 点附近的增益峰值效应。

图 8-7 显示了 TPS7H3301-SP 典型 DDR3 配置的波德图仿真，其中：

  • VDD/VIN = 2.4V
  • VVLDOIN = 1.5V
  • VTT/VO = 0.75V
  • IIO = 2A
  • 3 × 150μF 低 ESR 钽电容器 (T530D157M010ATE005) 与 4 × 4.7µF 陶瓷电容器并联
  • ESR = 1.66mΩ
  • ESL = 800pH

单位增益带宽约为 87.3kHz，相位裕度为 82°。由于 ESL 效应，当超过 0dB 电平时，增益达到峰值。然而，峰值保持在远低于 0dB。

TPS7H3301-SP 典型 DDR3 配置的波德图图 8-7 典型 DDR3 配置的波德图

图 6-3 显示了典型 DDR3 配置的负载调整率，图 8-8 显示了其瞬态响应。在最坏情况下，稳压器承受 ±3A 的负载阶跃。由于电流探头的位置，所示电流仅表示器件拉取 3A 电流。

TPS7H3301-SP 瞬态图图 8-8 瞬态图