2 CLB 基本实现方案

在 C2000™ 4 类 PWM 上实现三相交错型 LLC 文档展示了如何使用 CLB 进行 SR 控制。本应用手册讨论了如何使 CLB 逻辑对实际应用更可行。

图 2-1 显示选择 EPWM1 作为初级侧 PWM，以 EPWM2 作为 SR PWM 示例，并包含谐振和 SR 钳位模式的预期 SR PWM 配置。

为了实现 SR PWM 的可调节导通延迟，CLB 模块不用于创建最终的 SR PWM 信号，而是使用覆盖动作限定器 (AQ) 子模块输出的中间信号，意味着可以通过 EPWM 模块的死区 (DB) 子模块添加导通延迟。

导通事件与 EPWM1A 的上升沿对齐，例如 SR EPWM2A。在谐振模式下，关断事件在 EPWM1A 的下降沿之后发生，或在 SR 钳位模式下受最大导通时间的限制。计数器 0 定义为在 CLB 的上升沿开始计数，并在计数器值达到预定义值（预定义周期对应于谐振周期的一半）时提供匹配 1 事件。用户可以利用查询表 (LUT) 来对计数器 0 的下降沿和匹配 1 事件进行 OR 运算。

为 EPWM2A 创建预期逻辑需要使用有限状态机 (FSM)。在图 2-2 中，S0 设置为在 E0 时变为高电平，在 E1 时为低电平，EPWM1A 的上升沿作为 E0 事件，LUT 输出作为 E1 事件。在表 2-1 中，卡诺图是为 S0 状态创建的。

根据卡诺图，FSM0_S0 的方程式 1 可推导为：

在表 2-2 中，通过使用 CLB 多路复用器输出使能寄存器 CLB_OUT_EN 将 FSM0_S0 直接分配到 CLB2 模块的输出 4，可以使用 FSM0_S0 覆盖 EPWM2A 的模块输出。出于本节所述原因，在表 2-2 示例中为 EPWM2 选择了 CLB2 模块。

EPWM2B 在 FSM 配置方面有所不同，因为 EPWM2B 创建的 AQ 模块输出具有 EPWM1B 的反极性（详见节 3）。同样，会激活 CLB2_OUT5 以选择 FSM1_S0 作为 EPWM2B 的 AQ 模块输出。

使用相同的方法，FSM1_S0 的方程式 2 为：

或者，图 2-3 中的 CLB 配置图可配置，其中 IN0~IN4 是指 EPWM1A 和 EPWM1B 的下降沿以及 EPWM1B 和 EPWM1A 的上升沿。此外，IN5 还会打开和关闭 SR（节 5 中进行了详细说明）。