ZHCSSO2 July   2023 IWRL1432

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 Revision History
  7. 6 Device Comparison
    1. 6.1 Related Products
  8. 7 Terminal Configurations and Functions
    1. 7.1 Pin Diagrams
    2. 7.2 Signal Descriptions
      1.      12
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      4.      15
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    3.     29
  9. 8 Specifications
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD Ratings
    3. 8.3  Power-On Hours (POH)
    4. 8.4  Recommended Operating Conditions
    5. 8.5  Power Supply Specifications
      1. 8.5.1 Power Optimized 3.3V I/O Topology
      2. 8.5.2 BOM Optimized 3.3V I/O Topology
      3. 8.5.3 Power Optimized 1.8V I/O Topology
      4. 8.5.4 BOM Optimized 1.8V I/O Topology
      5. 8.5.5 System Topologies
        1. 8.5.5.1 Power Topologies
          1. 8.5.5.1.1 BOM Optimized Mode
          2. 8.5.5.1.2 Power Optimized Mode
      6. 8.5.6 Noise and Ripple Specifications
    6. 8.6  Power Save Modes
      1. 8.6.1 Typical Power Consumption Numbers
    7. 8.7  Peak Current Requirement per Voltage Rail
    8. 8.8  RF Specification
    9. 8.9  Supported DFE Features
    10. 8.10 CPU Specifications
    11. 8.11 Thermal Resistance Characteristics
    12. 8.12 Timing and Switching Characteristics
      1. 8.12.1  Power Supply Sequencing and Reset Timing
      2. 8.12.2  Synchronized Frame Triggering
      3. 8.12.3  Input Clocks and Oscillators
        1. 8.12.3.1 Clock Specifications
      4. 8.12.4  MultiChannel buffered / Standard Serial Peripheral Interface (McSPI)
        1. 8.12.4.1 McSPI Features
        2. 8.12.4.2 SPI Timing Conditions
        3. 8.12.4.3 SPI—Controller Mode
          1. 8.12.4.3.1 Timing and Switching Requirements for SPI - Controller Mode
          2. 8.12.4.3.2 Timing and Switching Characteristics for SPI Output Timings—Controller Mode
        4. 8.12.4.4 SPI—Peripheral Mode
          1. 8.12.4.4.1 Timing and Switching Requirements for SPI - Peripheral Mode
          2. 8.12.4.4.2 Timing and Switching Characteristics for SPI Output Timings—Secondary Mode
      5. 8.12.5  RDIF Interface Configuration
        1. 8.12.5.1 RDIF Interface Timings
        2. 8.12.5.2 RDIF Data Format
      6. 8.12.6  General-Purpose Input/Output
        1. 8.12.6.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      7. 8.12.7  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 8.12.7.1 Dynamic Characteristics for the CANx TX and RX Pins
      8. 8.12.8  Serial Communication Interface (SCI)
        1. 8.12.8.1 SCI Timing Requirements
      9. 8.12.9  Inter-Integrated Circuit Interface (I2C)
        1. 8.12.9.1 I2C Timing Requirements
      10. 8.12.10 Quad Serial Peripheral Interface (QSPI)
        1. 8.12.10.1 QSPI Timing Conditions
        2. 8.12.10.2 Timing Requirements for QSPI Input (Read) Timings
        3. 8.12.10.3 QSPI Switching Characteristics
      11. 8.12.11 JTAG Interface
        1. 8.12.11.1 JTAG Timing Conditions
        2. 8.12.11.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 8.12.11.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  10. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 功能方框图
    3. 9.3 Subsystems
      1. 9.3.1 RF and Analog Subsystem
      2. 9.3.2 Clock Subsystem
      3. 9.3.3 Transmit Subsystem
      4. 9.3.4 Receive Subsystem
      5. 9.3.5 Processor Subsystem
      6. 9.3.6 Host Interface
      7. 9.3.7 Main Subsystem Cortex-M4F
      8. 9.3.8 Hardware Accelerator (HWA1.2) Features
        1. 9.3.8.1 Hardware Accelerator Feature Differences Between HWA1.1 and HWA1.2
    4. 9.4 Other Subsystems
      1. 9.4.1 GPADC Channels (Service) for User Application
      2. 9.4.2 GPADC Parameters
    5. 9.5 Memory Partitioning Options
    6. 9.6 Boot Modes
  11. 10Applications, Implementation, and Layout
    1. 10.1 Application Information
    2. 10.2 Reference Schematic
  12. 11Device and Documentation Support
    1. 11.1 Device Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 Documentation Support
    4. 11.4 Support Resources
    5. 11.5 Trademarks
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 Glossary
  13. 12Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
  • AMF|102
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • FMCW 收发器
    • 集成 PLL、发送器、接收器、基带和 ADC
    • 覆盖范围为 76GHz 至 81GHz，具有 5GHz 的连续带宽
    • 3 个接收通道和 2 个发送通道
    • 短距
    • 每个 Tx 的输出功率典型值为 11dBm
    • 14.5dB 典型噪声系数
    • 1MHz 时的典型相位噪声为 -89dBc/Hz
    • FMCW 运行
    • 5MHz IF 带宽，仅实部 Rx 通道
    • 基于分数 N PLL 的超精确线性调频脉冲引擎
    • 每个发送器二进制移相器
  • 处理元件
    • 具有单精度 FPU (160MHz) 的 Arm®M4F® 内核
    • 用于 FFT、对数幅度和 CFAR 运算 (80MHz) 的 TI 雷达硬件加速器 (HWA 1.2)
  • 支持多个低功耗模式
    • 空闲模式和深度睡眠模式
  • 电源管理
    • 1.8V 与 3.3V IO 支持
    • 内置 LDO 网络，可增强 PSRR
    • BOM 优化模式和低功耗模式
    • 一个或两个电源轨适用于 1.8V IO 模式，两个或三个电源轨适用于 3.3V IO 模式
  • FCCSP 器件封装尺寸：6.45mm x 6.45mm
  • 内置校准和自检
    • 内置固件 (ROM)
    • 片上自包含校准系统
  • 主机接口
    • UART
    • CAN-FD
    • SPI
  • 用于原始 ADC 样本采集的 RDIF（雷达数据接口）
  • 为用户应用提供的其他接口
    • QSPI
    • IC2
    • JTAG
    • GPIO
    • PWM 接口
  • 内部存储器
    • 1MB 片上 RAM
    • 用于雷达立方体的可配置 L3 共享存储器
    • (512/640/768KB) 的数据和代码 RAM
  • 以功能安全合规型为目标
    • 专为功能安全应用开发
    • 致力于让硬件完整性高达 SIL-2 级
  • 具有 12 x 12、102 个 BGA 焊球的 FCCSP 封装
  • 时钟源
    • 用于主时钟的 40.0MHz 晶体
    • 支持外部驱动、频率为 40.0MHz 的时钟（方波/正弦波）
    • 用于低功耗运行的 32kHz 内部振荡器
  • 支持工作温度范围
    • 工作结温范围：-40°C 至 105°C