ZHCSA48E July 2012 – July 2025 DRV8844
PRODUCTION DATA
图 4-1 PWP 封装28 引脚 HTSSOP顶视图| 引脚 | 类型(1) | 说明 | 外部组件或连接 | |
|---|---|---|---|---|
| 名称 | 编号 | |||
| 电源和接地 | ||||
| CP1 | 1 | P | 电荷泵飞跨电容器 | 在 CP1 和 CP2 间连接一个 0.01μF、100V 电容器。 |
| CP2 | 2 | P | 电荷泵飞跨电容器 | |
| LGND | 19 | P | 逻辑输入基准接地 | 连接到逻辑接地端。这是 VNEG 和 VM – 8V 之间的任意电压。 |
| V3P3OUT | 15 | P | 3.3V 稳压器输出 | 使用 0.47μF 6.3V 陶瓷电容器旁路至 VNEG。可用于为 VREF 供电。 |
| VCP | 3 | P | 高侧栅极驱动电压 | 将一个电容为 0.1μF、电压为 16V 的陶瓷电容器连接至 VM。 |
| VM | 4、11 | P | 主电源 | 连接到电机电源(8V 至 60V)。两个引脚都必须连接到同一电源。使用 10µF(最小值)陶瓷电容器旁路至 VNEG。 |
| SRC12 | 6 | P | OUT1 和 OUT2 的低侧 FET 源极 | 直接连接到 VNEG 或通过可选的电流感测电阻器连接 |
| SRC34 | 9 | P | OUT3 和 OUT4 的低侧 FET 源极 | |
| VNEG | 14、28、PPAD | P | 负电源(双电源)或接地(单电源) | |
| 控制 | ||||
| EN1 | 26 | I | 通道 1,启用 | 逻辑高电平启用 OUT1。内部下拉电阻。 |
| EN2 | 24 | I | 通道 2,启用 | 逻辑高电平启用 OUT2。内部下拉电阻。 |
| EN3 | 22 | I | 通道 3,启用 | 逻辑高电平启用 OUT3。内部下拉电阻。 |
| EN4 | 20 | I | 通道 4,启用 | 逻辑高电平启用 OUT4。内部下拉电阻。 |
| IN1 | 27 | I | 通道 1 输入 | 逻辑输入控制 OUT1 的状态。内部下拉电阻。 |
| IN2 | 25 | I | 通道 2 输入 | 逻辑输入控制 OUT2 的状态。内部下拉电阻。 |
| IN3 | 23 | I | 通道 3 输入 | 逻辑输入控制 OUT3 的状态。内部下拉电阻。 |
| IN4 | 21 | I | 通道 4 输入 | 逻辑输入控制 OUT4 的状态。内部下拉电阻。 |
| nRESET | 16 | I | 复位输入 | 低电平有效复位输入可初始化内部逻辑并禁用 H 桥输出。内部下拉电阻。 |
| nSLEEP | 17 | I | 睡眠模式输入 | 逻辑高电平用于启用器件;逻辑低电平用于进入低功耗睡眠模式。内部下拉电阻。 |
| 状态 | ||||
| nFAULT | 18 | OD | 故障 | 在故障条件下(过热、过流、UVLO)时为逻辑低电平。开漏输出。 |
| 输出 | ||||
| OUT1 | 5 | O | 输出 1 | 连接到负载 |
| OUT2 | 7 | O | 输出 2 | |
| OUT3 | 8 | O | 输出 3 | |
| OUT4 | 10 | O | 输出 4 | |
| 无连接 | ||||
| NC | 12、13 | — | 无连接 | 未连接至这些引脚 |