ZHCSNV9B May   2023  – March 2024 DAC39RF10 , DAC39RFS10

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特征 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：带宽和直流线性度
    12. 6.12 典型特性：单音光谱
    13. 6.13 典型特性：双音光谱
    14. 6.14 典型特性：噪声频谱密度
    15. 6.15 典型特性：线性度扫描
    16. 6.16 典型特性：调制波形
    17. 6.17 典型特性：相位和振幅噪声
    18. 6.18 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
      3. 7.5.3 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 眼图扫描流程
      4. 8.1.4 前标/后标分析流程
      5. 8.1.5 了解双边采样模式
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
        1. 8.2.1.1 系统原理图
        2. 8.2.1.2 设计要求
        3. 8.2.1.3 发送器详细设计过程
        4. 8.2.1.4 时钟子系统详细设计过程
          1. 8.2.1.4.1 示例 1：SWAP-C 优化
          2. 8.2.1.4.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.1.4.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.1.4.4 10GHz 时钟生成
        5. 8.2.1.5 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.4.1 布局指南和示例

在 PC 板设计过程中，需要特别注意许多关键信号连接：

  1. DAC 模拟输出信号
  2. 采样时钟
  3. 串行器/解串器 (JESD204x) 数据输入
  4. 电源
  5. 电源和接地策略

在开发高速 PCB 设计时，需要注意许多注意事项。如果要进行高速 PCB 设计，可以参考以下建议和示例图：

  1. 尽可能在串行器/解串器输入上使用松散耦合的 100Ω 差分布线进行布线。这种布线可更大限度地降低角和长度匹配蛇形对对阻抗的影响。
  2. 提供足够的线对间距以更大限度地减少串扰，尤其是在松散耦合差分布线情况下。当无法提供足够的间距时，紧密耦合的差分布线可用于降低自辐射噪声或提高相邻布线的抗噪性。
  3. 提供足够的接地平面覆铜间距，更大限度地减少与高速布线的耦合。任何接地平面覆铜都必须有足够的过孔连接到电路板的主接地平面。请勿使用悬空或接地不良的覆铜。
  4. 使用平滑的辐射角并避免 45 或 90 度弯曲，以减少模拟和数字信号布线的所有高速输入/输出上的阻抗不匹配。详情请参考图 8-24。
    GUID-20230419-SS0I-BWZ6-NJML-F6LKWNJBQBFT-low.svg图 8-24 高速信号布线旁边的半径角和拼接过孔
  5. 在元件着陆垫（例如 SMA 连接器、平衡-非平衡变压器等）上引入所需的任何接地平面开孔，以避免这些位置的阻抗不连续。在这些着陆垫下方的一个或多个接地平面上进行开孔，以实现焊盘尺寸或层叠高度，从而实现所需的 50Ω 单端阻抗。详情请参考图 8-25 和图 8-26。
    GUID-20230419-SS0I-K5JQ-4NDR-SWKMFTWJPJC7-low.svg图 8-25 平衡-非平衡变压器和 Bias-T 引脚下方的接地开孔
    GUID-20230419-SS0I-FVX5-PXPD-ZS2DXGZMJWTQ-low.svg图 8-26 SMA 连接器中心引脚下方的接地开孔
  6. 避免在参考接地平面中的不平顺处附近布线。不平顺处包括与电源和信号过孔以及通孔器件引线相关的接地平面或接地层间隙的切割处。
  7. 在由布线传输的最大频率 (λ/4) 决定的适当间距下，提供与任何高速信号相邻的对称接地连接拼接过孔。详情请参考图 8-24。
  8. 当高速信号必须使用过孔转换到另一层时，应尽可能远地穿过电路板（最好是从上到下），以更大限度地减少过孔顶部或底部的过孔残桩。如果层选择不灵活，请使用背钻或埋入式盲孔来消除残桩。在各层之间转换时，务必使两个接地过孔（“回路过孔”）靠近关键的高速信号布线过孔放置，就近形成接地回路。详情请参考图 8-27 和图 8-28。
    GUID-20230419-SS0I-PQTM-JJCB-FWLRLKSGVHW7-low.svg图 8-27 高速时钟的回路过孔
    GUID-20230419-SS0I-PKHS-CWJR-6CRHTMJKHV4N-low.svg图 8-28 时钟发生器附近的高速时钟的回路过孔
  9. 请特别注意 JESD204x 数据输入路由和模拟输出路由之间的潜在耦合。JESD204x 输入的开关噪声可耦合到模拟输出布线中，并由于 DAC 的高带宽而显示为宽带噪声。尽可能将串行器/解串器 JESD204x 数据输入从 DAC 输出布线布置在单独的层上，以避免噪声耦合，详情请参考图 8-29 和图 8-30。
    GUID-20230419-SS0I-6SH3-R9V2-NXTMGSFZXGN8-low.svg图 8-29 具有地线填充隔离的串行器/解串器顶层布线
    GUID-20230419-SS0I-1Q1T-3TBG-RJF6GJN6GKXM-low.svg图 8-30 具有接地隔离的串行器/解串器底层布线
  10. 减小时钟振幅会降低 DAC 噪声性能，因此请确保时钟信号具有足够的驱动强度，尤其是对于高频。为了避免这种情况，如果使用无源平衡-非平衡变压器来驱动或连接转换器的采样时钟引脚，则应使时钟源靠近 DAC。如果布线长度超过几英寸，则可能需要在 DAC 采样时钟输入引脚处进行阻抗匹配。

图 8-31 至图 8-34 展示了电源平面设计的示例。

GUID-20230419-SS0I-BN0B-VNLJ-K1RTXXCVPQBH-low.svg图 8-31 第 3 层的电源平面布局
GUID-20230419-SS0I-VTNK-GSGB-TM5S9XWGQVLM-low.svg图 8-32 第 5 层的电源平面布局
GUID-20230419-SS0I-VXVK-37LM-VCSQ37MDZ2KV-low.svg图 8-33 第 12 层的电源平面布局
GUID-20230419-SS0I-DNJM-KH0W-Z9DD14GCDVCD-low.svg图 8-34 第 14 层的电源平面布局

此外，对于所有高速 PCB 设计，TI 建议遵循以下有关 PCB 制造的一般注意事项：

  1. 对 PCB 堆叠中的任何关键信号层使用高质量电介质材料。通常，顶层和底层最关键，更多的电路板公司可以混合使用高质量和标准质量的电介质，即混合堆叠方式。
  2. 如有必要，可使用多个电源层为转换器提供可靠的电力输送系统。
  3. 在 PCB 内使用多个接地/电源/接地层堆栈，以便在 PCB 本身内开发高频去耦，建议这些层为 4mil 或更小。
  4. 使用实心接地平面，不要分割接地平面或对其“开槽”，以形成模拟与数字接地隔栅或分频器。这通常弊大于利。