ZHCSTO5 October 2025 AMC0306M25-Q1
PRODMIX
请参考 PDF 数据表获取器件具体的封装图。
如果缺少高侧电源 (AVDD),则器件在输出端提供恒定的逻辑 0 位流,DOUT 始终为低电平。图 7-7 展示了此过程的时序图。每 128 个时钟脉冲不会生成 1,从而将此条件与有效的负满标量程输入区分开来。该特性有助于识别电路板上的高侧电源问题。有关诊断数字位流的代码示例,请参阅使用 C2000™ 可配置逻辑块 (CLB) 诊断 ΔΣ 调制器位流 应用手册。