ZHCADN1 应用手册 | 德州仪器 TI.com.cn

3.4 自动 MCLK 固定

输入焊盘上提供的 MCLK 可供用户作为音频源，MCLK 频率与 Fsync 频率无积分关系（必须使用 PLL）。主要 ASI 和辅助 ASI 都只能配置为控制器。

仅允许 MCLK_FREQ_SEL 寄存器中给出的特定 MCLK 频率组合。允许使用以下 MCLK 频率。

表 3-7 允许的 MCLK 频率

表 3-8 设置模式的寄存器设置

表 3-9 主要 ASI 为控制器

模式	配置
PASI_MST_CFG	B0_P0_R50[7:2]
PASI_FS_BCLK_RATIO	B0_P0_R56[5:0]、B0_P0_R57

表 3-10 辅助 ASI 为控制器

模式	配置
SASI_SAMP_RATE	B0_P0_R51[7:2]
PASI_FS_BCLK_RATIO	{B0_P0_R58[5:0]、B0_P0_R59}

Pure Path Console 3 中的以下菜单显示该模式。

MCLK 输入在 GPIO1 引脚上设置为 13MHz 的输入频率。

主要 ASI 为控制器。这会产生 48kHz 的 FSYNC 和 6.144MHz 的 BCLK。