ZHCAB92A October 2020 – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442
CK 和 ADDR_CTRL 网类别中的偏差会直接降低 ADDR_CTRL 网的建立和保持裕度。因此,必须控制该偏差。PCB 布线具有与其长度成正比的延迟。因此,必须通过匹配一组定义的信号内布线的长度来管理延迟偏差。在 PCB 上实际匹配长度的唯一方法是将较短的迹线延长至网类别中最长的网及其相关时钟的长度。
表 3-6 列出了从处理器到 SDRAM 布线的各段限值。这些段的长度与先前图 3-4 和图 3-5 中显示的 CK 和 ADDR_CTRL 拓扑图一致。通过使某个布线组中所有信号的相同段的布线长度保持匹配,可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告,则必须手动生成并进行验证。
数量 | 参数 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
LP4_ACRS1 | 网类别 CK 的传播延迟 RSAC1 | 500(1) | ps | |
LP4_ACRS2 | 网类别 ADDR_CTRL 的传播延迟 RSAC2 | 500(1) | ps | |
LP4_ACRS3 | 网类别 CK 内的偏差(DDR0_CK0 至 DDR0_CK0_n 偏差) | 0.4 | ps | |
LP4_ACRS4 | 网类别 ADDR_CTRL 上的偏差 (RSAC2) | 3 | ps | |
LP4_ACRS5 | ADDR_CTRL 网类别以及关联的 CK 时钟网类别上的偏差(RSAC1 至 RSAC2) | 3 | ps | |
LP4_ACRS6 | 每条迹线上的过孔数 | 3(1) | 个过孔 | |
LP4_ACRS7 | 过孔数差异 | 1(2) | 个过孔 | |
LP4_ACRS8 | 中心到中心 CK 到其他 LPDDR4 迹线间距 (3) | 4w | ||
LP4_ACRS9 | 中心到中心 ADDR_CTRL 到其他 LPDDR4 迹线间距(3) | 4w | ||
LP4_ACRS10 | 中心到中心 ADDR_CTRL 到其他 ADDR_CTRL 迹线间距(3) | 3w | ||
LP4_ACRS11 | CK 中心到中心间距(4)(5) | 请参阅以下注意事项 | ||
LP4_ACRS12 | CK 到其他网间距(3) | 4w |