ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

速度补偿

部分 DDR 信号迹线为微带线(顶层和底层)),而该迹线段长度多数为带状线(内层),并且作为微带线或带状线的布线长度在比例上存在较大的变化范围,因此长度/延迟匹配过程应当包含一种机制来对这两种类型的 PCB 互连之间的速度差异进行补偿。为此,JEDEC 规定了补偿系数为 1.1。所有微带线长度在合计到长度匹配公式之前都要除以 1.1,所得的补偿长度被称为“带状线等效长度”。尽管设计中仍然存在一定量的残余速度不匹配偏差,但该过程实现了对简单长度匹配的重大改进。