ZHCAAK9A November   2018  – August 2021 AFE7684 , AFE7685 , AFE7686

 

  1.   商标
  2. 1引言
    1. 1.1 AFE76xx 系列器件
  3. 2TSW4086 参考设计
    1. 2.1 TSW4086 EVM 设置
    2. 2.2 TSW4086 编程
  4. 3小型蜂窝和中继器的系统配置
    1. 3.1 示例用例
    2. 3.2 示例用例的系统方框图
  5. 4AFE76xx 配置或用例
    1. 4.1 4G 用例的配置选项
      1. 4.1.1 时钟和采样率
      2. 4.1.2 数字数据路径和 JESD 模式
    2. 4.2 5G 用例的配置选项
      1. 4.2.1 时钟和采样率
      2. 4.2.2 数字数据路径和 JESD 模式
  6. 5用例的实现选择
    1. 5.1 2T2R2FB 窄带用例
    2. 5.2 2T4R 窄带用例
    3. 5.3 2T2R 窄带用例
    4. 5.4 2T2FB 窄带用例
    5. 5.5 5G 光中继器用例（采用 1/2 FB TDD 模式的 2T2R）
    6. 5.6 5G 射频中继器用例 (2T2R 1/2 FB)
  7. 6测试结果
    1. 6.1 窄带配置的测试结果
    2. 6.2 宽带配置的测试结果
  8. 7修订历史记录

2.1 TSW4086 EVM 设置

TSW4086 具有一个板载 AFE76xx 器件。LMK04610 采用双环路 PLL，提供具有极低时钟抖动且符合 JESD204B 标准的时钟。第一个 PLL 锁定到频率为 122.88MHz 的板载 VCXO。第二个 PLL 锁定到几 GHz 的时钟，并生成 AFE76xx 器件和 FPGA 的参考时钟。AFE76xx 中的内部 RF PLL 为片上数据转换器合成了一个低噪声 9GHz 或 6GHz 时钟，并将一个分频时钟提供给 SERDES PLL 作为参考时钟。

TSW14J56 或 TSW14J57 用于捕获 ADC 输出数据或将数据馈送到 DAC。LMK04610 还为 TSW14J5x 上的 FPGA 提供参考时钟和 SYSREF 信号。

LMK04610 特性包括：

  • 低抖动双环路 PLL 架构
  • JESD204B 支持
  • 8 个频率组中的 10 个差分输出时钟
  • 2 个选择性参考时钟输入
  • <1W 典型功耗

GUID-905A3AB7-F3EE-4CB2-9440-2CD3768DAB4C-low.gif图 2-2 TSW0486 EVM 测试设置