ZHCSQZ6B july 2022 – july 2023 TAS2781
PRODUCTION DATA
对于低于 3.4V 的 PVDDL 电源,功率 FET 可以在更高的负载电流下进入饱和状态,因此,连接到 PVDDH 的 FET 进入热失控状态会导致器件损坏。
为了防止损坏,需要内部 SAR ADC 测得的 PVDDL 电平来调整 OCP 限制。下表显示了会自动调整 OCP 的 PVDDL 阈值。较低的 PVDDL 电平对应于较低的 OC 限制设置。
PVDDL 范围 |
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PVDDL ≥ 3.4V |
3.1 V ≤ PVDDL < 3.4V |
2.9 V ≤ PVDDL < 3.1V |
2.7V ≤ PVDDL < 2.9V |
在 PVDDL 由外部供电的电源模式下,会对 OC 限制进行控制,同时输出打开 PVDDH(PWR_MODE0,PWR_MODE1)。