ZHCSJ70C December 2018 – January 2021 DS90UB941AS-Q1
PRODUCTION DATA
- 1 特性
- 2 应用
- 3 说明
- 4 修订历史记录
- 5 说明（续）
- 6 引脚配置和功能
- 7 规格
-
8 详细说明
- 8.1 概述
- 8.2 功能方框图
- 8.3 特性说明
- 8.4 器件功能模式
- 8.5 编程
- 8.6 寄存器映射
- 9 应用和实现
- 10电源相关建议
- 11布局
- 12器件和文档支持
- 13机械、封装和可订购信息
8.3.12.1 BIST 配置和状态
在解串器处通过引脚 (BISTEN) 或 BIST 配置寄存器启用 BIST 模式。测试可以选择外部像素时钟或内部振荡器时钟 (OSC) 频率。在没有外部像素时钟的情况下，用户可以通过 BISTC 引脚或 BIST 配置寄存器在解串器处选择内部 OSC 频率。
当在解串器处激活 BIST 时，BIST 使能信号通过反向通道发送到串行器。串行器输出测试图形并高速驱动链路。解串器检测测试图形并监控其错误。解串器 PASS 输出引脚切换以标记接收到的每个包含一个或多个错误的帧。串行器还跟踪每个反向通道帧中的 CRC 字段指示的错误。
可以在解串器 PASS 引脚上实时监控 BIST 状态，每个检测到的错误都将导致半像素时钟周期切换为低电平。禁用 BIST 后，最后一次测试的结果将保留在 PASS 输出上，直到复位（新的 BIST 测试或断电）。PASS 上的高电平表示未检测到错误。PASS 上的低电平表示检测到一个或多个错误。测试的持续时间由施加到解串器 BISTEN 引脚的脉冲宽度控制。LOCK 在整个 BIST 期间都有效。
BIST 模式流程图见图 8-10。
第 1 步：串行器与 FPD-Link III 解串器配对，通过 BISTEN 引脚或解串器上的寄存器 0x24[0] 或串行器上的 0x14[0] 启用 BIST 模式。在 BIST 启用后，部分 BIST 序列需要在串行器上本地切换位 0x04[5]（设置 0x04[5]=1，然后设置 0x04[5]=0）。通过解串器 BISTC 引脚或解串器上的寄存器选择所需的时钟源。
第 2 步：对全零图形进行平衡、加扰、随机化，并通过 FPD-Link III 接口发送到解串器。一旦串行器和解串器处于 BIST 模式并且解串器获得 Lock，解串器的 PASS 引脚变为高电平，BIST 开始检查数据流。如果检测到有效载荷（1 到 35）中的错误，PASS 引脚将在时钟周期的一半内切换为低电平。在 BIST 测试期间，可以对 PASS 输出进行监视和计数以确定有效载荷错误率。
第 3 步：为了停止 BIST 模式，将解串器 BISTEN 引脚设置为低电平。解串器停止检查数据。最终测试结果保存在 PASS 引脚上。如果测试运行无错误，PASS 输出将保持为高电平。如果检测到一个或多个错误，PASS 输出将输出恒定的低电平。一直保持 PASS 输出状态，直到新的 BIST 运行、器件复位或器件断电。BIST 持续时间在 BISTEN 信号时段内由用户控制。
第 4 步：在解串器 BISTEN 引脚变为低电平后，链路恢复正常工作。图 8-11 展示了两种情况下典型 BIST 测试的波形图。案例 1 无错误，案例 2 显示一个具有多个错误的示例。在大多数情况下，由于链路的稳健性（差分数据传输等）很难产生错误，因此可以通过大大延长电缆长度或使互连介质发生故障来引入错误。
图 8-10 BIST 模式流程图