LP3878-ADJ
- Input Supply Voltage: 2.5 V to 16V
- Output Voltage Range: 1 V to 5.5 V
- Designed for Use With Low-ESR Ceramic
Capacitors - Very Low Output Noise
- 8-Lead SO PowerPAD and WSON Surface-
Mount Packages - < 10-µA Quiescent Current in Shutdown
- Low Ground Pin Current at all Loads
- Overtemperature and Overcurrent Protection
- –40°C to 125°C Operating Junction Temperature
Range
The LP3878-ADJ is an 800-mA, adjustable output, voltage regulator designed to provide high performance and low noise in applications requiring output voltages as low as 1 V.
Using an optimized VIP (Vertically Integrated PNP) process, the LP3878-ADJ delivers superior performance:
- Ground Pin Current: Typically 5.5 mA at 800-mA load, and 180 µA at 100-µA load.
- Low Power Shutdown: The LP3878-ADJ draws less than 10-µA quiescent current when the SHUTDOWN pin is pulled low.
- Precision Output: Ensured output voltage accuracy is 1% at room temperature.
- Low Noise: Broadband output noise is only 18 µV (typical) with a 10-nF bypass capacitor.
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參考設計
TIDA-00360 — 具 16 位元 ADC 和 100 MHz IF 頻寬的 700–2700 MHz 雙通道接收器參考設計
無線網路為客戶提供更快的資料連結，此類需求日益增加，促使客戶對收發器硬體的性能要求不斷提高，性能需具備足夠頻寬以支援最大的標準化多載波頻帶（在某些情況下帶有頻帶聚合），以及足夠的接收器靈敏度和動態範圍，以便在繁忙環境中仍能運作。此參考設計說明採用 16 位元取樣器的射頻 (RF) 接收器參考設計，其頻寬可實現超過 100MHz，其中包括降轉混頻器、數位可變增益放大器 (DVGA)、高速管線式類比轉數位轉換器 (ADC)、本機振盪器 (LO) RF 合成器和抖動清除時脈產生器。
參考設計
TIDA-00531 — 將線性穩壓器作為動態電壓調節電源供應器的參考設計
TIDA-00531 參考設計採用動態電壓調節 (DVS) 作為電源管理解決方案，為 CPU/DSP 核心電壓供電。
參考設計
TIDA-00431 — 採用 8 GHz DC 耦合差動放大器的射頻取樣 4 GSPS ADC 參考設計
寬頻射頻 (RF) 接收器可大幅提高無線電設計的靈活性。寬廣的瞬時頻寬允許在不更換硬體的情況下進行靈活調諧，並能夠擷取頻率相差很大的多個通道。
此參考設計說明了一種寬頻 RF 接收器，它採用 4GSPS 類比數位轉換器 (ADC)，並具有 8GHz DC 耦合全差動放大器前端。放大器前端提供訊號增益，並允許擷取低至 DC 的訊號。這是使用平衡不平衡轉換器耦合輸入時無法實現的。
參考設計
TIDA-00988 — 160 MHz 頻寬無線訊號測試器參考設計
此參考設計實作了一個用於標準無線訊號測試儀的 IF 子系統，包含有源平衡不平衡放大器 (LMH5401)、LC 頻帶通濾波器、16 位元 ADC (ADC31JB68) 以及時鐘清理與產生器 PLL (LMK04828)。採用調變訊號進行的量測顯示該系統可接收訊號並具備高星座圖清晰度與足夠的 MER，足以用於測試各種標準訊號類型，包括 802.11ac (Wi-Fi)、藍牙、Zigbee，以及常見的行動通訊標準（如 UMTS 和 LTE）。
參考設計
TIDA-00432 — 使用適用於相位陣列雷達系統的 Xilinx 平台，將 JESD204B Giga-Sample ADC 同步化
此系統級設計展示如何使用 Xilinx VC707 平台將兩個 ADC12J4000 評估模組 (EVM) 同步在一起。設計文檔描述了所需的硬體修改和設備配置，包括時脈方案。每個 EVM 都提供了範例設定檔案。本文描述了 FPGA 韌體，並展示了相關的 Xilinx IP 模組配置參數。對實際硬體上採集的數據進行展示和分析，結果表明，在沒有對電纜進行特徵分析或校準傳播延遲的情況下，同步時間在 50ps 以內。
參考設計
TIDA-00353 — JESD204B 串列鏈路的均衡最佳化參考設計
Employing equalization techniques is an effective way of compensating for channel loss in JESD204B high speed serial interfaces for data converters. This reference design features the ADC16DX370, a dual 16-bit, 370 MSPS analog-to-digital converter (ADC) that utilizes de-emphasis equalization to (...)
參考設計
TIDA-00153 — 使用高速 ADC 的 JESD204B 連結延遲設計
JESD204B links are the latest trend in data-converter digital interfaces. These links take advantage of high-speed serial-digital technology to offer many compelling benefits including improved channel densities. This reference design addresses one of the challenges of adopting the new interface: (...)
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
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