SN74HC112
- 2V 至 6V 的宽工作电压范围
- 输出可驱动多达 10 个 LSTTL 负载
- 低功耗，ICC 最大值为 40µA
- tpd典型值 = 13ns
- 5V 时，输出驱动为 ±4mA
- 低输入电流，最大值 1 µA
SNx4HC112 器件包含两个独立的 J-K 负边沿触发式触发器。预设 (PRE) 或清零 (CLR) 输入端的低电平会设置或复位输出，不受其他输入端的电平的影响。当 PRE 和 CLR 处于非有效状态（高电平）时，满足设置时间要求的 J 和 K 输入端数据将在时钟 (CLK) 脉冲的负向边沿传输到输出端。时钟触发在一定电压电平下发生，与 CLK 脉冲的下降时间没有直接关系。经过保持时间间隔后，可以更改 J 和 K 输入端的数据而不影响输出端的电平。这些多功能触发器通过将 J 和 K 连接到高电平来作为切换触发器运行。
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | SNx4HC112 具有清零和预设功能的双路 J-K 负边沿触发式触发器 数据表 (Rev. I) | PDF | HTML | 英语版 (Rev.I) | PDF | HTML | 2024-9-25 |
| 应用手册 | Power-Up Behavior of Clocked Devices (Rev. B) | PDF | HTML | 2022-12-15 | |||
| 应用手册 | HCMOS Design Considerations (Rev. A) | 2002-9-9 |
设计与开发
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评估板
14-24-LOGIC-EVM — 采用 14 引脚至 24 引脚 D、DB、DGV、DW、DYY、NS 和 PW 封装的逻辑产品通用评估模块
14-24-LOGIC-EVM 评估模块 (EVM) 设计用于支持采用 14 引脚至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。
参考设计
TIDA-01171 — 交流耦合 RS-485 参考设计
TIDA-01171 参考设计可在交流耦合链路上实现 RS-485 通信，即使在数据速率极低的情况下也可实现此用途。 即使节点之间存在较大的接地电势差，此参考设计也能实现节点通信。 采用交流耦合还有助于为收发器提供总线故障保护，否则总线故障可能会导致高压电源出现直接短路。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| SOIC (D) | 16 | Ultra Librarian |
| PDIP (N) | 16 | Ultra Librarian |