ADS41B29
- ADS41B49: 14-Bit, 250 MSPS
ADS41B29: 12-Bit, 250 MSPS - Integrated High-Impedance
Analog Input Buffer:- Input Capacitance: 2 pF
- 200-MHz Input Resistance: 3 kΩ
- Maximum Sample Rate: 250 MSPS
- Ultralow Power:
- 1.8-V Analog Power: 180 mW
- 3.3-V Buffer Power: 96 mW
- I/O Power: 135 mW (DDR LVDS)
- High Dynamic Performance:
- SNR: 69 dBFS at 170 MHz
- SFDR: 82.5 dBc at 170 MHz
- Output Interface:
- Double Data Rate (DDR) LVDS with Programmable Swing and Strength:
- Standard Swing: 350 mV
- Low Swing: 200 mV
- Default Strength: 100-Ω Termination
- 2x Strength: 50-Ω Termination
- 1.8-V Parallel CMOS Interface Also Supported
- Double Data Rate (DDR) LVDS with Programmable Swing and Strength:
- Programmable Gain for SNR, SFDR Trade-Off
- DC Offset Correction
- Supports Low Input Clock Amplitude
- Package: VQFN-48 (7 mm × 7 mm)
The ADS41Bx9 are members of the ultralow-power ADS4xxx analog-to-digital converter (ADC) family, featuring integrated analog input buffers. These devices use innovative design techniques to achieve high dynamic performance, and consume extremely low power. The analog input pins have buffers, with benefits of constant performance and input impedance across a wide frequency range. The devices are well-suited for multi-carrier, wide bandwidth communications applications such as PA linearization.
The ADS41Bx9 have features such as digital gain and offset correction. The gain option can be used to improve SFDR performance at lower full-scale input ranges, especially at high input frequencies. The integrated dc offset correction loop can be used to estimate and cancel the ADC offset. At lower sampling rates, the ADC automatically operates at scaled-down power with no loss in performance.
The devices support both double data rate (DDR) low-voltage differential signaling (LVDS) and parallel CMOS digital output interfaces. The low data rate of the DDR LVDS interface (maximum 500 MBPS) makes using low-cost field-programmable gate array (FPGA)-based receivers possible. The devices have a low-swing LVDS mode that can be used to further reduce the power consumption. The strength of the LVDS output buffers can also be increased to support 50-Ω differential termination.
The devices are available in a compact VQFN-48 package and are specified over the industrial temperature range (–40°C to +85°C).
技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | ADS41Bx9 14- and 12-Bit, 250-MSPS, Ultralow-Power ADCs with Analog Buffers 数据表 (Rev. F) | PDF | HTML | 2016-2-11 | ||
| * | 用户指南 | Interfacing Altera FPGAs to ADS4249 and DAC3482 (TIDA-00069 Reference Guide) | 2012-7-10 | |||
| 应用手册 | Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) | 2015-5-22 | ||||
| 应用手册 | Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) | 2013-7-19 | ||||
| 应用手册 | Band-Pass Filter Design Techniques for High-Speed ADCs | 2012-2-27 | ||||
| 应用手册 | High-Speed, Analog-to-Digital Converter Basics | 2012-1-11 | ||||
| 应用手册 | Power Supply Design for the ADS41xx (Rev. A) | 2011-12-29 | ||||
| 应用手册 | CDCE62005 as Clock Solution for High-Speed ADCs | 2008-9-4 | ||||
| 应用手册 | CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters | 2008-6-8 | ||||
| 应用手册 | Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 | 2008-6-2 | ||||
| 应用手册 | QFN Layout Guidelines | 2006-7-28 |
设计与开发
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ADS4149EVM — ADS4149 ADC 评估模块
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ADS41B29EVM 还包括德州仪器 (TI) 的新款 10 路输出低抖动时钟同步器和抖动消除器器件 - CDCE72010，它可用于驱动 ADS41B29 的时钟输入。为外部 VCXO 和晶体带通滤波器提供开放式插槽，可快速评估组合的高性能 ADC (...)
TSW3085EVM — 宽带发送信号链评估板和参考设计
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DATACONVERTERPRO-SW — 高速数据转换器专业 GUI 安装程序，v5.31
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SLAC384 — ADS41xx SPI GUI rev1.6
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ANALOG-ENGINEER-CALC — PC software analog engineer's calculator
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除了可用作独立工具之外，该计算器还能很好地与模拟工程师口袋参考中所述的概念配合使用。
JITTER-SNR-CALC — Jitter and SNR calculator
JITTER-SNR-CALC 可用于根据输入频率和时钟抖动来计算 ADC 的理论信噪比 (SNR) 性能。
SBAC119 — TIGAR (Texas Instruments Graphical Evaluation of ADC Response Tool)
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
订购和质量
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