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产品详细信息

参数

Technology Family LV-A VCC (Min) (V) 2 VCC (Max) (V) 5.5 Voltage (Nom) (V) 2.5, 3.3, 5 F @ nom voltage (Max) (MHz) 70 ICC @ nom voltage (Max) (mA) 0.02 Propagation delay (Max) (ns) 28, 16.9, 13.5 IOL (Max) (mA) 50 IOH (Max) (mA) -50 3-state output No Rating Catalog Operating temperature range (C) -40 to 125 open-in-new 查找其它 移位寄存器

封装|引脚|尺寸

SOIC (D) 16 59 mm² 9.9 x 6 SOP (NS) 16 80 mm² 10.2 x 7.8 SSOP (DB) 16 48 mm² 6.2 x 7.8 TSSOP (PW) 16 22 mm² 5 x 4.4 TSSOP (PW) 16 22 mm² 4.4 x 5 TVSOP (DGV) 16 23 mm² 3.6 x 6.4 VQFN (RGY) 16 14 mm² 4 x 3.5 open-in-new 查找其它 移位寄存器

特性

  • 2-V to 5.5-V VCC Operation
  • Max tpd of 10.5 ns at 5 V
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
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描述

The ’LV165A devices are parallel-load, 8-bit shift registers designed for 2-V to 5.5-V VCC operation.

When the devices are clocked, data is shifted toward the serial output QH. Parallel-in access to each stage is provided by eight individual direct data inputs that are enabled by a low level at the shift/load (SH/LD) input. The ’LV165A devices feature a clock-inhibit function and a complemented serial output, QH.

Clocking is accomplished by a low-to-high transition of the clock (CLK) input while SH/LD is held high and clock inhibit (CLK INH) is held low. The functions of CLK and CLK INH are interchangeable. Since a low CLK and a low-to-high transition of CLK INH accomplishes clocking, CLK INH must be changed to the high level only while CLK is high. Parallel loading is inhibited when SH/LD is held high. The parallel inputs to the register are enabled while SH/LD is held low, independently of the levels of CLK, CLK INH, or SER.

These devices are fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the devices when they are powered down.

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下载

技术文档

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类型 标题 下载最新的英文版本 发布
* 数据表 SNx4LV165A Parallel-Load 8-Bit Shift Registers 数据表 2014年 1月 29日
应用手册 Power-Up Behavior of Clocked Devices 2015年 2月 6日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
$10.00
说明
This EVM is designed to support any logic device that has a D, DW, DB, NS, PW, P, N, or DGV package in a 14 to 24 pin count.
特性
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices

设计工具和仿真

仿真模型 下载
SCEM132A.ZIP (15 KB) - IBIS Model

参考设计

参考设计 下载
采用光学开关的断线检测参考设计
TIDA-01509 — 此参考设计展示了一种使用 TI ISO121x 器件来实现 16 个隔离数字输入通道的紧凑型实现方式。该设计可分为两个组,每组八个通道。可通过对每个通道仅使用一个附加光学开关,或对每个组使用两个光学开关和一个附加电容器来执行断线检测。此功能无需次级侧电源,为使用 ISO121x 系列的数字输入模块带来了独特优势。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本
参考设计 下载
低于 1W 的 16 通道隔离式数字输入模块参考设计
TIDA-01508 — 此参考设计展示了一种使用 TI ISO121x 器件对 16 个隔离数字输入通道的紧凑型实现方式。本设计不使用隔离电源,并且每个通道可支持最高 100kHz 输入信号 (200 kbit)。16 个通道总共使用的输入功率不到 1W,因此可实现紧凑的布局和极低的热耗散。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本

CAD/CAE 符号

封装 引脚 下载
SO (NS) 16 了解详情
SOIC (D) 16 了解详情
SSOP (DB) 16 了解详情
TSSOP (PW) 16 了解详情
TVSOP (DGV) 16 了解详情
VQFN (RGY) 16 了解详情

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