封装信息
| 封装 | 引脚 VQFN (RSK) | 64 |
| 工作温度范围 (°C) -40 to 85 |
| 包装数量 | 包装 2,000 | LARGE T&R |
SN65LVDS314 的特性
- 串行接口技术
- 与 Flatlink3G 兼容，例如 SN65LVDS301 和 SN65LVDS311
- 支持在 1，2 或 3 条超低压 (subLVDS) 差分线路上接收高达 24 位 RGB 数据和 3 个控制位的视频接口
- subLVDS 差分电压电平
- 1.8V 至 3.3V 灵活的 RGB 信令电平
- 高达 1.755Gbps 数据吞吐量
- 三个运行模式以达到节能的目的
- 有源模式四分之一 VGA (QVGA)-17mW
- 典型关断模式 - 0.6μW
- 典型待机模式-典型值 54μW
- 用于实现印刷电路板 (PCB) 布局布线灵活性的总线交换
- 静电放电 (ESD) 额定值 > 4kV（人体模型 (HBM)）
- 4MHz-65MHz 的像素时钟范围
- 全部 CMOS 输入上的故障安全特性
- 采用 8mm x 8mm 四方扁平无引线 (QFN) 封装，焊球间距 0.4mm
- 极低的电磁干扰 (EMI)，符合 SAE J1752/3 'Kh' 技术规范
SN65LVDS314 的说明
SN65LVDS314 接收器将与 FlatLink™3G 兼容的串行输入数据解串行并成为 27 个并行数据输出。 SN65LVDS314 接收器包含一个移位寄存器，在检查奇偶校验位之后，此寄存器从 1，2 或 3 个串行输入载入 30 个位，并且锁存 24 个像素位和 3 个控制位输出至并行 CMOS 输出。 如果奇偶校验确认奇偶校验正确，通道奇偶校验错误 (CPE) 输出保持低电平。 如果检测到奇偶校验错误，CPE 输出生成一个高脉冲，而数据输出总线忽略刚刚接收到的像素。 或者，最后一个数据字在下一个时钟周期内被保持在输出总线上。
串行数据和时钟通过超低压差分信令 (subLVDS) 线路接收。 为了节能，SN65LVDS314 支持三个运行模式（关断、待机和激活）。
当接收时，锁相环 (PLL) 锁定至下一个时钟 CLK 并且在数据线路的线路速率上生成一个内部高速时钟。 使用此内部高速时钟将数据串行载入到一个的移位寄存器内。 在从内部高速时钟中重新创建像素时钟 PCLK 时，被并行化的数据出现在并行输出总线上。 如果没有出现输入 CLK 信号，在 PCLK 和 DE 被保持在低电平时，输出总线被保持在静止状态，而所有其它并行输出被拉至高电平。
并行 (CMOS) 输出总线提供一个总线交换特性。 SAWP（交换）控制位将输出像素数据的输出引脚顺序控制为 R[7:0] G[7:0]，B[7:0]，VS，HS，DE 或 B[0:7]，G[0:7]，R[0:7]，VS，HS，DE。 这为 PCB 设计人员提供了适当的灵活性来更好将总线与 LCD 驱动器输出引脚相匹配或者将接收器器件放置在 PCB 的顶部或者底部。 F/S 控制输入在一个针对最佳 EMI 的慢速 CMOS 总线输出上升时间与功耗和针对增速或者更高负载设计的快速 CMOS 输出间进行选择。
Flatlink is a trademark of Texas Instruments.
两个链路选择线路 LS0 和 LS1 选择使用的 1，2 或 3 条串行链路。 RXEN 输入可被用于将 SN65LVDS314 置于一个关断模式中。 如果 CLK 输入的共模电压被移位至 VDDLVDS（例如，发送器将 CLK 输出释放为高阻抗状态），那么 SN65LVDS314 进入一个有源待机模式。 这在无需切换一个外部控制引脚的前提下可大大减少功耗。 SN65LVDS314 额定运行环境温度范围为 -40°C 至 85°C。 所有 CMOS 和 subLVDS 信号在 VDD=0V 时的耐压为 2V。这一特性可实现 VDD稳定前的信号加电。