ZHCSBS0C October   2013  – January 2015 TMS570LS3137-EP

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用范围
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3Device Comparison Table
    1. 3.1 Device Comparison
  4. 4Pin Configuration and Functions
    1. 4.1 Pin Diagrams
      1. 4.1.1 Pin Attributes
        1. 4.1.1.1 GWT Package
          1. 4.1.1.1.1  Multi-Buffered Analog-to-Digital Converters (MibADC)
          2. 4.1.1.1.2  Enhanced High-End Timer Modules (N2HET)
          3. 4.1.1.1.3  General-Purpose Input / Output (GPIO)
          4. 4.1.1.1.4  FlexRay Interface Controller (FlexRay)
          5. 4.1.1.1.5  Controller Area Network Controllers (DCAN)
          6. 4.1.1.1.6  Local Interconnect Network Interface Module (LIN)
          7. 4.1.1.1.7  Standard Serial Communication Interface (SCI)
          8. 4.1.1.1.8  Inter-Integrated Circuit Interface Module (I2C)
          9. 4.1.1.1.9  Standard Serial Peripheral Interface (SPI)
          10. 4.1.1.1.10 Multi-Buffered Serial Peripheral Interface Modules (MibSPI)
          11. 4.1.1.1.11 Ethernet Controller
          12. 4.1.1.1.12 External Memory Interface (EMIF)
          13. 4.1.1.1.13 Embedded Trace Macrocell for Cortex-R4F CPU (ETM-R4F)
          14. 4.1.1.1.14 RAM Trace Port (RTP)
          15. 4.1.1.1.15 Data Modification Module (DMM)
          16. 4.1.1.1.16 System Module Interface
          17. 4.1.1.1.17 Clock Inputs and Outputs
          18. 4.1.1.1.18 Test and Debug Modules Interface
          19. 4.1.1.1.19 Flash Supply and Test Pads
          20. 4.1.1.1.20 No Connects
          21. 4.1.1.1.21 Supply for Core Logic: 1.2V nominal
          22. 4.1.1.1.22 Supply for I/O Cells: 3.3V nominal
          23. 4.1.1.1.23 Ground Reference for All Supplies Except VCCAD
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Recommended Operating Conditions
    5. 5.5  Power Consumption
    6. 5.6  Thermal Data
    7. 5.7  Switching Characteristics
    8. 5.8  Wait States Required
    9. 5.9  I/O Electrical Characteristics
    10. 5.10 Output Buffer Drive Strengths
    11. 5.11 Input Timings
    12. 5.12 Output Timings
    13. 5.13 Low-EMI Output Buffers
  6. 6System Information and Electrical Specifications
    1. 6.1  Device Power Domains
    2. 6.2  Voltage Monitor Characteristics
      1. 6.2.1 Important Considerations
      2. 6.2.2 Voltage Monitor Operation
      3. 6.2.3 Supply Filtering
    3. 6.3  Power Sequencing and Power On Reset
      1. 6.3.1 Power-Up Sequence
      2. 6.3.2 Power-Down Sequence
      3. 6.3.3 Power-On Reset: nPORRST
        1. 6.3.3.1 nPORRST Electrical and Timing Requirements
    4. 6.4  Warm Reset (nRST)
      1. 6.4.1 Causes of Warm Reset
      2. 6.4.2 nRST Timing Requirements
    5. 6.5  ARM© Cortex-R4F CPU Information
      1. 6.5.1 Summary of ARM Cortex-R4F CPU Features
      2. 6.5.2 ARM Cortex-R4F CPU Features Enabled by Software
      3. 6.5.3 Dual Core Implementation
      4. 6.5.4 Duplicate Clock Tree After GCLK
      5. 6.5.5 ARM Cortex-R4F CPU Compare Module (CCM-R4) for Safety
      6. 6.5.6 CPU Self-Test
        1. 6.5.6.1 Application Sequence for CPU Self-Test
        2. 6.5.6.2 CPU Self-Test Clock Configuration
        3. 6.5.6.3 CPU Self-Test Coverage
    6. 6.6  Clocks
      1. 6.6.1 Clock Sources
        1. 6.6.1.1 Main Oscillator
          1. 6.6.1.1.1 Timing Requirements for Main Oscillator
        2. 6.6.1.2 Low Power Oscillator (LPO)
          1. 6.6.1.2.1 Features
          2. 6.6.1.2.2 LPO Electrical and Timing Specifications
        3. 6.6.1.3 Phase Locked Loop (PLL) Clock Modules
          1. 6.6.1.3.1 Block Diagram
          2. 6.6.1.3.2 PLL Timing Specifications
        4. 6.6.1.4 External Clock Inputs
      2. 6.6.2 Clock Domains
        1. 6.6.2.1 Clock Domain Descriptions
        2. 6.6.2.2 Mapping of Clock Domains to Device Modules
      3. 6.6.3 Clock Test Mode
    7. 6.7  Clock Monitoring
      1. 6.7.1 Clock Monitor Timings
      2. 6.7.2 External Clock (ECLK) Output Functionality
      3. 6.7.3 Dual Clock Comparators
        1. 6.7.3.1 Features
        2. 6.7.3.2 Mapping of DCC Clock Source Inputs
    8. 6.8  Glitch Filters
    9. 6.9  Device Memory Map
      1. 6.9.1 Memory Map Diagram
      2. 6.9.2 Memory Map Table
      3. 6.9.3 Master/Slave Access Privileges
        1. 6.9.3.1 Special Notes on Accesses to Certain Slaves
      4. 6.9.4 POM Overlay Considerations
    10. 6.10 Flash Memory
      1. 6.10.1 Flash Memory Configuration
      2. 6.10.2 Main Features of Flash Module
      3. 6.10.3 ECC Protection for Flash Accesses
      4. 6.10.4 Flash Access Speeds
      5. 6.10.5 Flash Program and Erase Timings for Program Flash
      6. 6.10.6 Flash Program and Erase Timings for Data Flash
    11. 6.11 Tightly-Coupled RAM Interface Module
      1. 6.11.1 Features
      2. 6.11.2 TCRAMW ECC Support
    12. 6.12 Parity Protection for Peripheral RAMs
    13. 6.13 On-Chip SRAM Initialization and Testing
      1. 6.13.1 On-Chip SRAM Self-Test Using PBIST
        1. 6.13.1.1 Features
        2. 6.13.1.2 PBIST RAM Groups
      2. 6.13.2 On-Chip SRAM Auto Initialization
    14. 6.14 External Memory Interface (EMIF)
      1. 6.14.1 Features
      2. 6.14.2 Electrical and Timing Specifications
        1. 6.14.2.1 Asynchronous RAM
        2. 6.14.2.2 Synchronous Timing
    15. 6.15 Vectored Interrupt Manager
      1. 6.15.1 VIM Features
      2. 6.15.2 Interrupt Request Assignments
    16. 6.16 DMA Controller
      1. 6.16.1 DMA Features
      2. 6.16.2 Default DMA Request Map
    17. 6.17 Real Time Interrupt Module
      1. 6.17.1 Features
      2. 6.17.2 Block Diagrams
      3. 6.17.3 Clock Source Options
      4. 6.17.4 Network Time Synchronization Inputs
    18. 6.18 Error Signaling Module
      1. 6.18.1 Features
      2. 6.18.2 ESM Channel Assignments
    19. 6.19 Reset / Abort / Error Sources
    20. 6.20 Digital Windowed Watchdog
    21. 6.21 Debug Subsystem
      1. 6.21.1  Block Diagram
      2. 6.21.2  Debug Components Memory Map
      3. 6.21.3  JTAG Identification Code
      4. 6.21.4  Debug ROM
      5. 6.21.5  JTAG Scan Interface Timings
      6. 6.21.6  Advanced JTAG Security Module
      7. 6.21.7  Embedded Trace Macrocell (ETM-R4)
        1. 6.21.7.1 ETM TRACECLKIN Selection
        2. 6.21.7.2 Timing Specifications
      8. 6.21.8  RAM Trace Port (RTP)
        1. 6.21.8.1 Features
        2. 6.21.8.2 Timing Specifications
      9. 6.21.9  Data Modification Module (DMM)
        1. 6.21.9.1 Features
        2. 6.21.9.2 Timing Specifications
      10. 6.21.10 Boundary Scan Chain
  7. 7Peripheral Information
    1. 7.1  Peripheral Legend
    2. 7.2  Multi-Buffered 12bit Analog-to-Digital Converter
      1. 7.2.1 Features
      2. 7.2.2 Event Trigger Options
        1. 7.2.2.1 Default MIBADC1 Event Trigger Hookup
        2. 7.2.2.2 Alternate MIBADC1 Event Trigger Hookup
        3. 7.2.2.3 Default MIBADC2 Event Trigger Hookup
        4. 7.2.2.4 Alternate MIBADC2 Event Trigger Hookup
      3. 7.2.3 ADC Electrical and Timing Specifications
      4. 7.2.4 Performance (Accuracy) Specifications
        1. 7.2.4.1 MibADC Nonlinearity Errors
        2. 7.2.4.2 MibADC Total Error
    3. 7.3  General-Purpose Input/Output
      1. 7.3.1 Features
    4. 7.4  Enhanced High-End Timer (N2HET)
      1. 7.4.1 Features
      2. 7.4.2 N2HET RAM Organization
      3. 7.4.3 Input Timing Specifications
      4. 7.4.4 N2HET1-N2HET2 Interconnections
      5. 7.4.5 N2HET Checking
        1. 7.4.5.1 Internal Monitoring
        2. 7.4.5.2 Output Monitoring using Dual Clock Comparator (DCC)
      6. 7.4.6 Disabling N2HET Outputs
      7. 7.4.7 High-End Timer Transfer Unit (HET-TU)
        1. 7.4.7.1 Features
        2. 7.4.7.2 Trigger Connections
    5. 7.5  FlexRay Interface
      1. 7.5.1 Features
      2. 7.5.2 Electrical and Timing Specifications
      3. 7.5.3 FlexRay Transfer Unit
    6. 7.6  Controller Area Network (DCAN)
      1. 7.6.1 Features
      2. 7.6.2 Electrical and Timing Specifications
    7. 7.7  Local Interconnect Network Interface (LIN)
      1. 7.7.1 LIN Features
    8. 7.8  Serial Communication Interface (SCI)
      1. 7.8.1 Features
    9. 7.9  Inter-Integrated Circuit (I2C)
      1. 7.9.1 Features
      2. 7.9.2 I2C I/O Timing Specifications
    10. 7.10 Multi-Buffered / Standard Serial Peripheral Interface
      1. 7.10.1 Features
      2. 7.10.2 MibSPI Transmit and Receive RAM Organization
      3. 7.10.3 MibSPI Transmit Trigger Events
        1. 7.10.3.1 MIBSPI1 Event Trigger Hookup
        2. 7.10.3.2 MIBSPI3 Event Trigger Hookup
        3. 7.10.3.3 MIBSPI5 Event Trigger Hookup
      4. 7.10.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 7.10.5 SPI Slave Mode I/O Timings
    11. 7.11 Ethernet Media Access Controller
      1. 7.11.1 Ethernet MII Electrical and Timing Specifications
      2. 7.11.2 Ethernet RMII Timing
      3. 7.11.3 Management Data Input/Output (MDIO)
  8. 8Device and Documentation Support
    1. 8.1 Device and Development-Support Tool Nomenclature
    2. 8.2 Documentation Support
      1. 8.2.1 Related Documentation from Texas Instruments
      2. 8.2.2 社区资源
    3. 8.3 商标
    4. 8.4 静电放电警告
    5. 8.5 术语表
    6. 8.6 Device Identification
      1. 8.6.1 Device Identification Code Register
      2. 8.6.2 Die Identification Registers
    7. 8.7 Module Certifications
  9. 9Mechanical, Packaging, and Orderable Information
    1. 9.1 Packaging Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 器件概述

1.1 特性

  • 用于安全关键型应用的高性能微控制器
    • 运行在锁步中的双中央处理单元 (CPU)
    • 闪存和 RAM 接口上的 ECC
    • 内置 CPU 和片上 RAM 自检
    • 带有错误引脚的错误信令模块
    • 电压和时钟监视
  • ARM®Cortex™ – R4F 32 位 RISC CPU
    • 带有 8 级管线的高效 1.66DMIPS/MHz
    • 支持单精度和双精度的浮点运算单元 (FPU)
    • 12 区域内存保护单元
    • 带有第三方支持的开放式架构
  • 运行条件
    • 高达180MHz 系统时钟
    • 内核电源电压 (VCC)：标称值 1.2V
    • I/O 电源电压 (VCCOI)：标称值 3.3V
    • ADC 电源电压 (VCCAD): 3.0 至 5.25V
    • 采用 IP 模块门级设计，工作温度范围为 -40°C 至 125°C，仅包含闪存，MibADC 定时器，nPORRST、N2HET 和 FlexRay
  • 集成存储器
    • 支持 ECC 的 3MB 程序闪存
    • 256KB 且支持 ECC 的 RAM
    • 支持 ECC、用于仿真 EERPOM 的 64KB 闪存
  • 16 位外部存储器接口
  • 通用平台架构
    • 系列间一致的存储器映射
    • 实时中断定时器 (RTI) 操作系统 (OS) 定时器
    • 96 通道矢量中断模块 (VIM)
    • 2 通道循环冗余校验器 (CRC)
  • 直接内存访问 (DMA) 控制器
    • 16 通道和 32 控制数据包
    • 针对控制数据包 RAM 的奇偶校验保护
    • 由专用 MPU 保护的 DMA 访问
  • 带有内置跳周检测器的调频锁相环 (FMPLL)
  • 独立的非调制 PLL
  • IEEE 1149.1 JTAG，边界扫描和 ARM CoreSight™ 组件
  • JTAG 安全模块
  • 跟踪和校准功能
    • 嵌入式跟踪宏单元 (ETM-R4)
    • 数据修改模块 (DMM)
    • RAM 跟踪端口 (RTP)
    • 参数覆盖模块 (POM)
  • 多通信接口
    • 10/100Mbps 以太网 MAC (EMAC)
      • 符合 IEEE 802.3 标准（只适用于 3.3V I/O）
      • 支持媒介独立接口 (MII)，精简媒介独立接口 (RMII) 和管理数据输入输出 (MDIO)
    • 带有 2 个通道的 FlexRay 控制器
      • 带有奇偶检验保护的 8KB 消息 RAM
      • 专用传输单元 (FTU)
    • 3 个 CAN 控制器 (DCAN)
      • 64 个邮箱，每个邮箱均具有奇偶校验保护
      • 与 CAN 协议 2.0B 版兼容
    • 本地互连网络 (LIN) 接口控制器
      • 与 LIN 协议版本 2.1 兼容
      • 可被配置为第二个 SCI
    • 标准串行通信接口 (SCI)
    • 内部集成电路 (I2C)
    • 3 个多通道经缓冲串行外设接口 (MibSPI)
      • 128 个字，每个字具有奇偶校验保护
    • 2 个标准串行外设接口 (SPI)
  • 2 个高端定时器模块 (N2HET)
    • N2HET1：32 个 可编程通道
    • N2HET2：18 个可编程通道
    • 160 个字指令 RAM，每个都带有奇偶校验保护
    • 每个 N2HET 包括硬件角发生器
    • 针对每个 N2HET (HTU) 的具有 MPU 的专用传输单元
  • 2 个 10 或 12 位多通道经缓冲 ADC 模块
    • ADC1：24 个通道
    • ADC2：与 ADC1 共用的 16 个通道
    • 64 个结果缓冲器，每个缓冲器具有奇偶校验保护
  • 16 个能够生成中断的通用输入/输出引脚 (GPIO)
  • 封装
    • 337 球状引脚栅格阵列 (SnPb)(GWT)

1.2 应用范围

  • 刹车系统（防抱死制动系统和电子稳定性控制）
  • 电动助力转向
  • 混合动力汽车 (HEV) 和电动汽车 (EV) 反向器系统
  • 电池管理系统
  • 主动驾驶员辅助系统
  • 航天和航空电子设备
  • 轨道交通
  • 越野车
  • 支持国防、航天和医疗应用
    • 受控基线
    • 同一组装和测试场所
    • 同一制造场所
    • 支持温度范围 –55°C 至 125°C
    • 延长的产品生命周期
    • 延长的产品变更通知
    • 产品可追溯性

1.3 说明

TMS570LS3137-EP 器件是一款用于安全系统的高性能 系列微控制器。 此安全架构包括：

  • 以锁步模式运行的双核 CPU
  • CPU 和内存内置自检 (BIST) 逻辑
  • 闪存和数据 SRAM 上的 ECC
  • 外设存储器的奇偶校验
  • 外设 I/O 上的回路功能

TMS570LS3137-EP 器件集成了 ARM Cortex-R4F 浮点 CPU，此 CPU 可提供一个高效的 1.66 DMIPS/MHz，并且 具有能够以高达 180 MHz 运行的配置，从而提供高达 298 DMIPS。 此器件支持字不变大端序 [BE32] 格式。

TMS570LS3137-EP 器件具有 3MB 的集成闪存以及 256KB 的数据 RAM，这些闪存和 RAM 支持单位错误校正和双位错误检测。 这个器件上的闪存存储器是一个由 64 位宽数据总线接口实现的非易失性、电可擦除并且可编程的存储器。 为了实现所有读取、编程和擦除操作，此闪存运行在一个 3.3V 电源输入上（与 I/O 电源一样的电平）。 当处于管线模式中时，闪存可在高达 180MHz 的系统时钟频率下运行。 在字节、半字、字和双字模式中，SRAM 支持单循环读取和写入访问。

TMS570LS3137-EP 器件特有针对基于实时控制应用的外设，其中包括 2 个下一代高端定时器 (N2HET) 时序协处理器和 2 个支持多达 24 个输入的 12 位模数转换器 (ADC) 。

N2HET1 是一款高级智能定时器，此定时器能够为实时应用提供精密的计时功能。 该定时器为软件控制型，采用一个精简指令集，并具有一个专用的定时器微级机和一个连接的 I/O 端口。 N2HET 可被用于脉宽调制输出，捕捉或比较输入，GPIO。 N2HET 特别适合于要求多个传感器信息并且用复杂和准确时间脉冲来驱动致动器的应用。 一个高端定时器传输单元 (HTU) 能够执行 DMA 类型处理来与主存储器之间传输 N2HET 数据。 一个内存保护单元 (MPU) 被内置于 HTU 内。

此器件具有 2 个 12 位分辨率 MibADC，每个 MibADC 具有 24 个通道和受 64 字奇偶校验保护的缓冲器 RAM。 MibADC 通道可被独立转换或者可针对顺序转换序列由软件成组。 16 个通道可在两个 MibADC 间共用。 有三个独立的组。 当被触发或者针对连续转换模式进行配置后，每个序列可被转换一次。

此器件有多个通信接口：3 个 MibSPI，，1 个 LIN，1 个SCI，3 个 DACN，1 个 I2C。 SPI 为相似移位寄存器类型器件之间串行高速通信的提供了一个便捷方法。 LIN 支持本地互联标准 2.0 并可被用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。

DCAN 支持 CAN 2.0（A 和 B）协议标准并使用一个串行、多主控通信协议，此协议用高达 1Mbps 的稳健耐用通信速率有效支持分布式实时控制。 DCAN 非常适合于工作于嘈杂和恶劣环境中的系统（例如，汽车网络互连和工业领域），此类系统需要可靠的串行通信或多路复用布线。

I2C 模块是一个多主控通信模块，此模块通过 I2C 串行总线在微控制器和一个 I2C 兼容器件之间提供一个接口。 此 I2C 支持 100Kbps 和 400Kbps 的速度。

此调频锁相环 (FMPLL) 时钟模块被用来将外部频率基准与一个内部使用的更高频率相乘。 这个器件上有两个 FMPLL 模块。 当被启用时，这些模块提供 7 个可能的时钟源中的两个到全局时钟模块 (GCM)。 此 GCM 管理可用时钟源与器件时钟域间的映射。

此器件还有一个外部时钟前置分频器 (ECP) 模块，当被启用时，此模块在 ECLK 引脚/焊球上输出一个连续外部时钟。 ECLK 频率是一个外设接口时钟 (VCLK) 频率的用户可编程比例。 这个可被外部监视的低频输出作为此器件运行频率的指示器。

直接内存访问 (DMA) 控制器有 16 个通道，32 个控制数据包和针对其内存的奇偶校验保护。 在 DMA 中内置了一个 MPU 来将 DMA 限制在存储器的指定区域，并且保护存储器系统的剩余部分不受 DMA 故障的影响。

错误信令模块 (ESM) 监控所有器件错误并在检测到一个故障时确定是生成一个中断还是触发一个外部 ERROR 引脚。 可从外部监视此 ERROR 引脚，将其作为一个微控制器内故障条件的指示器。

外部存储器接口 (EMIF) 提供芯片外扩展功能，此功能可实现与同步 DRAM (SDRAM) 器件、异步存储器、外设或现场可编程门阵列 (FPGA) 器件的对接。

执行几个接口来提高应用代码的调试能力。 除了内置的 ARM Cortex-R4F CoreSight 调试特性，一个外部跟踪宏单元 (ETM) 提供程序执行的指令和数据跟踪。 为了实现仪器测量的目的，执行了一个 RAM 跟踪端口模块 (RTP) 来支持由 CPU 或者任何其它主控所访问的 RAM 和外设的高速跟踪。 一个数据修改模块 (DMM) 提供向器件内存写入外部数据的功能。 RTP 和 DMM 对于应用代码的程序执行时间没有影响或者只有很小的影响。 一个参数覆盖模块 (POM) 可将闪存访问重新路由至内部存储器或 EMIF。 这个重新路由可对照生产代码对参数和表格进行动态校准，而无需重建代码以明确访问 RAM 或停止处理器来重新编辑数据闪存。

借助集成的安全特性和通信与控制外设的广泛选择， 器件是针对具有安全关键要求的高性能实时控制应用的理想解决方案。

Table 1-1 器件信息(1)

订货编号 封装 TA
TMS5703137CGWTQEP NFBGA (337) -40°C 至 105°C
TMS5703137CGWTMEP -55°C 至 125°C
(1) 更多信息请参见 Section 9，机械封装和可订购产品信息。

1.4 功能方框图

fbd_f2_pns160.gifFigure 1-1 功能方框图