ZHCZ042D July 2023 – November 2025 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3105-Q1 , MSPM0G3106 , MSPM0G3106-Q1 , MSPM0G3107 , MSPM0G3107-Q1 , MSPM0G3505 , MSPM0G3505-Q1 , MSPM0G3506 , MSPM0G3506-Q1 , MSPM0G3507 , MSPM0G3507-Q1
DMA 模块
功能
在跨时钟源同时访问外设寄存器时，DMA 或 CPU 可能会失去运行
DMA 和 CPU 均源自 MCLK。当 MCLK 运行频率高于 ULPCLK 时，DMA 或 CPU 在同时访问 ULPCLK 源的外设寄存器（包括所有 PD0 外设）时可能会丢失操作。被访问的外设或寄存器不必相同。注意：ADC 属于 PD0 外设，而 DMA 或 CPU 访问 ADC 的 SVT_MEMRES 或 SVT_FIFODATA 无限制。示例：假设 DMA 访问 UART0 寄存器，例如 DMA 向 TXDATA 写入数据，如果 CPU 在 DMA 操作期间也访问 PD0 外设，例如 CPU 从 TIMG0 CTR 读取数据，则 DMA 或 CPU 可能会丢失数据。
当 MCLK 运行频率高于 ULPCLK 时，CPU 和 DMA 不应同时访问 PD0 外设。